公开(公告)号：WO2012040685A3

公开(公告)日：2012-06-21

申请号：PCT/US2011053179

申请日：2011-09-24

Applicant: INTEL CORP ,  BAINS KULJIT

Inventor： BAINS KULJIT

IPC: G06F12/00 ,  G06F13/14 ,  G11C11/401

CPC classification number: G11C11/40615 ,  G06F12/02 ,  G06F13/1636 ,  G11C2211/4067

Abstract: Embodiments of the invention describe a dynamic random access memory (DRAM) device that may abort a self-refresh mode to improve the exit time from a DRAM low power state of self-refresh. During execution of a self-refresh mode, the DRAM device may receive a signal (e.g., a device enable signal) from a memory controller operatively coupled to the DRAM device. The DRAM device may abort the self-refresh mode in response to receiving the signal from the memory controller.

Abstract translation: 本发明的实施例描述了一种动态随机存取存储器（DRAM）装置，其可以中止自刷新模式以改善从自动刷新的DRAM低功率状态的退出时间。 在执行自刷新模式期间，DRAM设备可以从可操作地耦合到DRAM设备的存储器控​​制器接收信号（例如，器件使能信号）。 响应于从存储器控制器接收信号，DRAM设备可以中止自刷新模式。

公开(公告)号：WO2010030561A3

公开(公告)日：2010-06-10

申请号：PCT/US2009055911

申请日：2009-09-03

Applicant: INTEL CORP ,  BAINS KULJIT

Inventor： BAINS KULJIT

IPC: G11C11/409 ,  G11C11/4076 ,  G11C11/4093

CPC classification number: G06F13/4243

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for in-band data mask bit transmission. In some embodiments, one or more data mask bits are integrated into a partial write frame and are transferred to a memory device via the data bus. Since the data mask bits are transferred via the data bus, the system does not need (costly) data mask pin(s). In some embodiments, a mechanism is provided to enable a memory device (e.g., a DRAM) to check for valid data mask bits before completing the partial write to the DRAM array.

Abstract translation: 本发明的实施例一般涉及用于带内数据掩码比特传输的系统，方法和装置。 在一些实施例中，一个或多个数据屏蔽位被集成到部分写入帧中，并且经由数据总线传送到存储器件。 由于通过数据总线传输数据掩码位，系统不需要（昂贵的）数据掩码引脚。 在一些实施例中，提供了一种机制，以使存储器件（例如，DRAM）在完成对DRAM阵列的部分写入之前检查有效的数据掩码位。

公开(公告)号：DE112017004268T5

公开(公告)日：2019-05-16

申请号：DE112017004268

申请日：2017-08-02

Applicant: INTEL CORP

Inventor： VERGIS GEORGE ,  BAINS KULJIT

IPC: G06F13/42

Abstract: Ein Speicher-Subsystem weist einen Befehlsadressbus auf, der in der Lage ist, mit doppelter Datenrate betrieben zu werden. Eine Speicherschaltung weist N Befehlssignalleitungen auf, die mit einer Datenrate von 2R arbeiten, um Befehlsinformationen von einem Speichercontroller zu empfangen. Die Speicherschaltung weist 2N Befehlssignalleitungen auf, die mit einer Datenrate von R arbeiten, um die Befehle an eine oder mehrere Speichervorrichtungen zu übertragen. Während Verhältnisse von 1:2 spezifiziert sind, können ähnliche Techniken verwendet werden, um Befehlssignale mit höheren Datenraten über weniger Signalleitungen von einem Host an eine Logikschaltung zu senden, die dann die Befehlssignale mit niedrigeren Datenraten über mehr Signalleitungen überträgt.

公开(公告)号：AT504920T

公开(公告)日：2011-04-15

申请号：AT07751544

申请日：2007-02-22

Applicant: INTEL CORP

Inventor： BAINS KULJIT

IPC: G11C7/10 ,  G06F11/10

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for using the same memory type in an error check mode and a non-error check mode. In some embodiments, a memory device includes at least one split bank pair of memory banks. If the memory device is in an error check mode, then, in some embodiments, data is stored in one of memory banks of the split bank pair and the corresponding error check bits are stored in the other memory bank of the split bank pair. A register bit on the memory device indicates whether it is in the error check mode or the non-error check mode. Other embodiments are described and claimed.

公开(公告)号：WO2007100694A3

公开(公告)日：2007-11-01

申请号：PCT/US2007004792

申请日：2007-02-22

Applicant: INTEL CORP ,  BAINS KULJIT

Inventor： BAINS KULJIT

IPC: G11C7/10 ,  G06F11/10

CPC classification number: G11C7/1045 ,  G06F11/1044 ,  G11C7/1006 ,  G11C29/42 ,  G11C29/52 ,  G11C2207/104

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for using the same memory type in an error check mode and a non-error check mode. In some embodiments, a memory device includes at least one split bank pair of memory banks. If the memory device is in an error check mode, then, in some embodiments, data is stored in one of memory banks of the split bank pair and the corresponding error check bits are stored in the other memory bank of the split bank pair. A register bit on the memory device indicates whether it is in the error check mode or the non-error check mode. Other embodiments are described and claimed.

Abstract translation: 本发明的实施例一般涉及在错误检查模式和非错误检查模式中使用相同存储器类型的系统，方法和装置。 在一些实施例中，存储器设备包括至少一个分离组对的存储体。 如果存储器件处于错误检查模式，则在一些实施例中，数据被存储在分离组对的存储体之一中，并且相应的错误校验位存储在分离存储体对的另一个存储体中。 存储设备上的寄存器位指示是处于错误检查模式还是非错误检查模式。 描述和要求保护其他实施例。

公开(公告)号：WO2006055497A2

公开(公告)日：2006-05-26

申请号：PCT/US2005041199

申请日：2005-11-10

Applicant: INTEL CORP ,  BAINS KULJIT

Inventor： BAINS KULJIT

IPC: G06F13/40 ,  G11C5/06 ,  G11C7/00

CPC classification number: G06F13/4086 ,  G11C5/04

Abstract: Abstract of the Disclosure In some embodiments, the invention includes a chip having a register to include an operation type signal. The chip also includes control circuitry to receive a first command and in response to the first command to cause the chip to perform a first operation if the operation type signal has a first value and to cause the chip to perform a second operation if the operation type signal has a second value. The chip may be a memory chip in a memory system. Other embodiments are described and claimed.

Abstract translation: 本公开的摘要在一些实施例中，本发明包括具有寄存器以包括操作类型信号的芯片。 该芯片还包括控制电路，用于接收第一命令，并且响应于第一命令，如果操作类型信号具有第一值，则使芯片执行第一操作，并且如果操作类型为第一值则使芯片执行第二操作 信号有第二个值。 该芯片可以是存储器系统中的存储器芯片。 描述并要求保护其他实施例。

公开(公告)号：WO2009121022A2

公开(公告)日：2009-10-01

申请号：PCT/US2009038670

申请日：2009-03-27

Applicant: INTEL CORP ,  BAINS KULJIT ,  HALBERT JOHN ,  WILLIAMS MICHAEL W

Inventor： BAINS KULJIT ,  HALBERT JOHN ,  WILLIAMS MICHAEL W

IPC: G11C11/402 ,  G11C11/406 ,  G11C11/4074 ,  G11C11/4078 ,  G11C29/42

CPC classification number: G11C11/406 ,  G06F11/106 ,  G11C7/1006 ,  G11C7/1045 ,  G11C11/40615 ,  G11C11/40618 ,  G11C2029/0411 ,  G11C2211/4061 ,  G11C2211/4062

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses to save dynamic random access memory (DRAM) self-refresh power. In some embodiments, the refresh frequency of a DRAM is reduced and errors are allowed to occur. In error check mode, the DRAM stores data and corresponding error check bits. The error check bits may be used to scrub the memory and fix the errors.

Abstract translation: 本发明的实施例一般涉及用于保存动态随机存取存储器（DRAM）自刷新功率的系统，方法和装置。 在一些实施例中，DRAM的刷新频率降低并且允许发生错误。 在错误检查模式下，DRAM存储数据和相应的错误校验位。 错误校验位可用于擦除内存并修复错误。

公开(公告)号：WO2005066965A3

公开(公告)日：2005-11-17

申请号：PCT/US2004041901

申请日：2004-12-13

Applicant: INTEL CORP ,  HALBERT JOHN ,  FREEMAN CHRIS ,  WILLIAMS MICHAEL ,  BAINS KULJIT ,  ELLIS ROBERT

Inventor： HALBERT JOHN ,  FREEMAN CHRIS ,  WILLIAMS MICHAEL ,  BAINS KULJIT ,  ELLIS ROBERT

IPC: G11C5/00 ,  G11C7/10 ,  G11C7/20

CPC classification number: G11C7/1051 ,  G06F13/1673 ,  G06F13/1684 ,  G11C7/1078 ,  G11C7/20

Abstract: Method and apparatus for use with buffered memory modules are included among the embodiments. In exemplary systems, a serial presence detect function is included within a memory module buffer instead of being provided by a separate EEPROM device mounted on the memory module. Various embodiments thus can provide cost savings, chip placement and signal routing simplification, and can in some circumstances save pins on the module. Other embodiments are described and claimed.

Abstract translation: 用于缓冲存储器模块的方法和装置包括在这些实施例中。 在示例性系统中，串行存在检测功能被包括在存储器模块缓冲器内，而不是由安装在存储器模块上的单独的EEPROM设备提供。 因此各种实施例可以提供成本节省，芯片布置和信号路由简化，并且在一些情况下可以将模块上的引脚节省。 描述并要求保护其他实施例。

公开(公告)号：WO2004061858A8

公开(公告)日：2004-08-26

申请号：PCT/US0339160

申请日：2003-12-10

Applicant: INTEL CORP

Inventor： BAINS KULJIT

IPC: G11C11/406

CPC classification number: G11C11/40611 ,  G11C11/406 ,  G11C11/40622

Abstract: Refresh ports (170) for a dynamic memory (150) and memory controller (110). In one embodiment, an apparatus includes a memory (160) and a refresh command interface (170) to receive a refresh command including a portion indicating signal. Refresh logic performs a refresh to a portion of the memory array (152) specified, at least partially, by the portion specifying signal. Data transfer interfaces (125) receive data transfer commands and transfer memory to and from the apparatus. Another apparatus (100) includes refresh control logic to output a refresh signal and a portion specifying signal via a refresh command interface (135).

Abstract translation: 刷新动态存储器（150）和存储器控制器（110）的端口（170）。 在一个实施例中，一种装置包括存储器（160）和刷新命令接口（170），以接收包括部分指示信号的刷新命令。 刷新逻辑至少部分地由部分指定信号指定的存储器阵列（152）的一部分执行刷新。 数据传输接口（125）接收数据传输命令并将存储器传递到装置和从装置传输存储器。 另一种设备（100）包括刷新控制逻辑，用于经由刷新命令接口（135）输出刷新信号和部分指定信号。

公开(公告)号：DE112016004314T5

公开(公告)日：2018-10-04

申请号：DE112016004314

申请日：2016-08-18

Applicant: INTEL CORP

Inventor： BAINS KULJIT ,  KOSTINSKY ALEXEY ,  BONEN NADAV

IPC: G11C7/10

Abstract: Eine chipinterne Terminierungssteuerung (ODT-Steuerung) ermöglicht programmierbare ODT-Latenzeinstellungen. Eine Arbeitsspeichervorrichtung kann über einen oder mehrere Busse, die von in mehrere Arbeitsspeichervorrichtungen organisierten Arbeitsspeicherrängen gemeinsam genutzt werden, an eine zugehörige Arbeitsspeichersteuerung koppeln. Die Arbeitsspeichersteuerung generiert einen Arbeitsspeicherzugriffsbefehl für einen Zielrang. Als Reaktion auf den Befehl können Arbeitsspeichervorrichtungen selektiv ODT für den Arbeitsspeicherzugriffsvorgang auf Grundlage davon, dass sie im Zielrang oder in einem Nichtzielrang sind, und davon, ob der Zugriffsbefehl einen Lese- oder einen Schreibvorgang enthält, aktivieren. Die Arbeitsspeichervorrichtung kann ODT in Übereinstimmung mit einer programmierbaren ODT-Latenzeinstellung aktivieren. Die programmierbare ODT-Latenzeinstellung kann verschiedene ODT-Zeitwerte für Lese- und Schreibtransaktionen festlegen.