公开(公告)号：DE102020110655A1

公开(公告)日：2020-12-31

申请号：DE102020110655

申请日：2020-04-20

Applicant: INTEL CORP

Inventor： HERR ADAM ,  SHARMA SRIDHAR ,  BOURGES-SEVENIER MIKAEL ,  GOTTSCHLICH JUSTIN

IPC: G06F9/44

Abstract: Es werden Verfahren, Vorrichtungen, Systeme und Herstellungsgegenstände offenbart, um die Verwendung eines heterogenen Systems (204), das Software ausführt, zu verbessern. Die offenbarten Verfahren, Vorrichtungen, Systeme und Herstellungsgegenstände enthalten eine Vorrichtung, die einen Variantenmanager (302) umfasst, um auf der Grundlage einer ersten Größe von Eingangsdaten in einen Algorithmus (502) und/oder einer zweiten Größe von Ausgangsdaten aus dem Algorithmus (502) zu bestimmen, ob der Algorithmus (502) ein Kandidat für eine Unteralgorithmuspartitionierung (SAP) ist; einen Partitionierer (304), um den Algorithmus (502) in mindestens eine erste Kachel (504) und eine zweite Kachel (506) zu partitionieren; und einen Kompilierer (308), um eine erste Variante auf der Grundlage der ersten Kachel (504) und eine zweite Variante auf der Grundlage der zweiten Kachel (506) in eine ausführbare Datei zu kompilieren, umfasst, wobei die erste Variante in einem ersten Verarbeitungselement des heterogenen Systems (204) ausgeführt werden soll und die zweite Variante in einem zweiten Verarbeitungselement des heterogenen Systems (204) ausgeführt werden soll.

公开(公告)号：DE102020113541A1

公开(公告)日：2020-12-31

申请号：DE102020113541

申请日：2020-05-19

Applicant: INTEL CORP

Inventor： BOURGES-SEVENIER MIKAEL ,  HERR ADAM ,  SHARMA SRIDHAR ,  GERSTMANN DEREK ,  ANDERSON TODD ,  GOTTSCHLICH JUSTIN

IPC: G06N3/02 ,  G06N20/00

Abstract: Verfahren, Vorrichtungen, Systeme und Herstellungsartikel zur Optimierung der Ausführung eines Modells für maschinelles Lernen werden offenbart. Eine beispielhafte Vorrichtung beinhaltet einen Quantisierer zum Quantisieren einer Ebene eines Modells basierend auf einer Ausführungseinschränkung, wobei die Ebene des Modells durch eine Matrix dargestellt wird. Ein Packer soll die quantisierte Ebene der Matrix packen, um eine gepackte Ebene zu erzeugen, die durch eine gepackte Matrix dargestellt wird, wobei die gepackte Matrix Nicht-Null-Werte der Matrix aufweist, die entlang mindestens einer Zeile oder einer Spalte der Matrix gruppiert sind. Ein Blocker soll die gepackte Ebene in eine geblockte Ebene blocken, indem die Nicht-Null-Werte in der gepackten Matrix in Blöcke unterteilt werden. Ein Zusammenführer soll die geblockte Ebene in eine Pipeline zusammenführen. Ein Verpacker soll die Pipeline in eine Binärdatei verpacken

公开(公告)号：DE102020108374A1

公开(公告)日：2020-12-31

申请号：DE102020108374

申请日：2020-03-26

Applicant: INTEL CORP

Inventor： HERR ADAM ,  GERSTMANN DEREK ,  GOTTSCHLICH JUSTIN ,  BOURGES-SEVENIER MIKAEL ,  SHARMA SRIDHAR

IPC: G06F9/50

Abstract: Verfahren, Vorrichtungen, Systeme und Herstellungsgegenstände zur Laufzeitplanung von Software, die in einem heterogenen System ausgeführt wird, werden offenbart. Eine Beispielvorrichtung enthält eine automatische Kompilierungsplanungseinrichtung, die ausgelegt ist, in Reaktion darauf, dass ein Variantenkompilierer eine Darstellung eines Algorithmus in einer domänenspezifischen Sprache (DSL) erzeugt, einen Ablaufplan auf der Grundlage von Konfigurationen für Verarbeitungselemente des heterogenen Systems zu erzeugen, wobei die Verarbeitungselemente mindestens ein erstes Verarbeitungselement und ein zweites Verarbeitungselement enthalten, den Variantenkompilierer, der ausgelegt ist, Variantenbinärprogramme auf der Grundlage des Ablaufplans zu kompilieren, wobei jedes Variantenbinärprogramm mit dem Algorithmus in der DSL verbunden ist und die Variantenbinärprogramme ein erstes Variantenbinärprogramm, das dem ersten Verarbeitungselement entspricht, und ein zweites Variantenbinärprogramm, das dem zweiten Verarbeitungselement entspricht, enthalten, und einen Anwendungskompilierer, der ausgelegt ist, ein dickes Binärprogramm zu erzeugen, das eine Laufzeitplanungseinrichtung enthält, um ein oder mehrere Variantenbinärprogramme zu wählen, um eine Arbeitslast auf der Grundlage des Ablaufplans auszuführen.

公开(公告)号：DE102020114218A1

公开(公告)日：2020-12-31

申请号：DE102020114218

申请日：2020-05-27

Applicant: INTEL CORP

Inventor： HERR ADAM ,  SHARMA SRIDHAR ,  BOURGES-SEVENIER MIKAEL ,  GERSTMANN DEREK ,  GOTTSCHLICH JUSTIN

IPC: G06F8/54

Abstract: Es werden Verfahren, Vorrichtungen, Systeme und Herstellungsartikel zur Verbesserung der Laufzeitleistung auf einem heterogenen System ausgeführter Software offenbart. Eine beispielhafte Vorrichtung weist Folgendes auf: eine Rückkopplungsschnittstelle zum Erfassen eines Leistungsmerkmals des heterogenen Systems in Zusammenhang mit einer kompilierten Version eines Codeblocks in einer ersten Laufzeit, wobei die kompilierte Version entsprechend einer Funktion ausgeführt wird, welche die erfolgreiche Ausführung der kompilierten Version auf dem heterogenen System bestimmt, wobei das heterogene System ein erstes Verarbeitungselement und ein vom ersten Verarbeitungselement verschiedenes zweites Verarbeitungselement aufweist, einen Leistungsanalysator zur Bestimmung einer Leistungsdifferenz auf der Grundlage des Leistungsmerkmals und der Funktion und einen Maschinenlernmodellierer zum Anpassen eines Kostenmodells des ersten Verarbeitungselements auf der Grundlage der Leistungsdifferenz vor einer zweiten Laufzeit, wobei das angepasste Kostenmodell eine Verringerung der Leistungsdifferenz bewirken soll, um die Laufzeitleistung des heterogenen Systems zu verbessern.