公开(公告)号：GB2442129A

公开(公告)日：2008-03-26

申请号：GB0718368

申请日：2007-09-20

Applicant: INTEL CORP

Inventor： HUNSAKER MIKAL ,  VADIVELU KARTHI

IPC: H04L29/06 ,  G06F13/42

Abstract: In a partitioned Manageability Engine (ME) subsystem (102, fig.1), a device 180 is linked to an Input/Output Controller (IOC) interface 165 by an interconnecting bus 255 (182 in fig. 1) whose clock sources 210 and 260 may be different in frequency, and whose data packets are categorised as posted, completion and non-posted packets as in the Peripheral Component Interconnect Express transaction protocol. A transaction layer 240 then implements a credit-based flow control policy (fig. 3) for the bus based on packet categories, with posted and completion messages being queued separately to non-posted packets (320, 330) in order to provide simplified rules for transaction ordering (fig. 4). An idle state detector 250 also eliminates the need for specific "idle" messages. The independence of the clock sources, one operating at 8-66 MHz and the other at 32-266 MHz, allows clock signals to be obtained easily even during low- or off-power states compared to the high power requirements and complex protocols of common clock sources, and reduces pin count. The half-duplex data line 257 may be replaced by two data lines in full duplex mode, or the clock line 256 eliminated via a single line carrying both data and a clock signal.

公开(公告)号：WO2012087652A3

公开(公告)日：2012-10-11

申请号：PCT/US2011064541

申请日：2011-12-13

Applicant: INTEL CORP ,  SONG TING LOK ,  LIM SU WEI ,  HUNSAKER MIKAL ,  LOO HOOI KAR

Inventor： SONG TING LOK ,  LIM SU WEI ,  HUNSAKER MIKAL ,  LOO HOOI KAR

IPC: G06F13/14 ,  G06F13/38

CPC classification number: G06F13/4022 ,  G06F13/385 ,  G06F13/387 ,  G06F13/4027 ,  G06F13/4282

Abstract: In some embodiments, an electronic system includes a processor, a memory in communication with the processor, a bus in communication with the processor, an Express Card controller coupled to the bus, the Express Card controller providing an interface to an external device, a USB3 controller coupled to the bus and in communication with the Express Card controller, and a PCIE controller coupled to the bus and in communication with the Express Card controller. The Express Card controller may be configured to determine whether the external device is a USB3 device or a PCIE device and to switch between the USB3 controller and the PCIE controller based on the state of a USB3 select pin strap. Other embodiments are disclosed and claimed.

Abstract translation: 在一些实施例中，电子系统包括处理器，与处理器通信的存储器，与处理器通信的总线，耦合到总线的Express卡控制器，提供到外部设备的接口的Express卡控制器，USB3 耦合到总线并与Express Card控制器通信的控制器，以及耦合到总线并与Express Card控制器通信的PCIE控制器。 Express卡控制器可以被配置为确定外部设备是USB3设备还是PCIE设备，并且基于USB3选择销针的状态在USB3控制器和PCIE控制器之间切换。 其他实施例被公开和要求保护。

公开(公告)号：GB2442129B

公开(公告)日：2009-02-04

申请号：GB0718368

申请日：2007-09-20

Applicant: INTEL CORP

Inventor： HUNSAKER MIKAL ,  VADIVELU KARTHI

IPC: H04L29/06 ,  G06F13/42

Abstract: An embodiment of the present invention is an efficient interconnecting bus. A first clock source generates a first clock signal at a first frequency on a link bus line synchronized with first data to be transmitted to a device. The device has a second clock source to generate a second clock signal at a second frequency synchronized with second data when the device transmits the second data. The first and second data each forms a packet being one of a posted, completion, and non-posted packets. The first and second frequencies are independent of each other and bounded within first and second frequency ranges, respectively. A queue structure stores packets used in a credit-based flow control policy.

公开(公告)号：DE102020111481A1

公开(公告)日：2020-12-03

申请号：DE102020111481

申请日：2020-04-28

Applicant: INTEL CORP

Inventor： RAPETA JAGANNADHA RAO V V V ,  HUNSAKER MIKAL ,  SWARTZ RONALD ,  FULTON ROBERT ,  ELZINGA L MARK ,  PARK YOUNG MIN ,  MULVIHILL DAVID R

IPC: H04L7/033

Abstract: Es werden hier Verfahren und Vorrichtungen offenbart, die der Taktungssynchronisation zugeordnet sind. Bei verschiedenen Ausführungsformen umfasst ein Verfahren zur Kommunikation Eintreten in eine Takttrainingsperiode bei erfolgreicher Durchführung eines Takttrainings-Handshakes; Eintreten in eine SSPM-Sequenz (Start statischer Phasenmessung) der Takttrainingsperiode, Empfangen eines wiederhergestellten Takts; und Verarbeiten des wiederhergestellten Takts zur Bestimmung von PPM-Differenzen (Parts-Per-Million) zur nachfolgenden Anwendung zur Kompensation der während nachfolgender Taktungssynchronisation bestimmten PPM-Differenzen. Nach der nachfolgenden Taktungssynchronisation wird VerbindungsTraining durchgeführt. Bei verschiedenen Ausführungsformen umfasst Taktungssynchronisation SSC-Synchronisation. Es werden außerdem andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：MY173962A

公开(公告)日：2020-02-28

申请号：MYPI2014700662

申请日：2014-03-19

Applicant: INTEL CORP

Inventor： SPRY BRYAN L ,  LIM SU WEI ,  VERMA ROHIT R ,  LOOI LILY P ,  SWARTZ RONALD W ,  LEDDIGE MICHAEL W ,  LIEW VUI YONG ,  HUNSAKER MIKAL

IPC: H04L69/40

Abstract: Techniques and mechanisms for exchanging single-ended communications with a protocol stack of an integrated circuit package. In an embodiment, an integrated circuit, IC, chip (852) includes a protocol stack comprising a transaction layer (860) which performs operations compatible with a Peripheral Component Interconnect Expressa??, PCiea??, specification. Transaction layer packets, exchanged between the transaction layer (860) and a link layer (862) of the protocol stack, are compatible with a PCiea?? format. In another embodiment, a physical layer (864) of the protocol stack is to couple the IC chip (852) to another IC chip (870) for an exchange of the transaction layer packets via single-ended communications. A packaged device (850) includes both of the IC chips (852, 870).

公开(公告)号：SG141378A1

公开(公告)日：2008-04-28

申请号：SG2007085186

申请日：2007-09-20

Applicant: INTEL CORP

Inventor： HUNSAKER MIKAL ,  VADIVELU KARTHI

Abstract: CONTROLLER LINK FOR MANAGEABILITY ENGINE BACKGROUND An embodiment of the present invention is an efficient interconnecting bus. A first clock source generates a first clock signal at a first frequency on a link bus line synchronized with first data to be transmitted to a device. The device has a second clock source to generate a second clock signal at a second frequency synchronized with second data when the device transmits the second data. The first and second data each forms a packet being one of a posted, completion, and non-posted packets. The first and second frequencies are independent of each other and bounded within first and second frequency ranges, respectively. A queue structure stores packets used in a credit-based flow control policy.

公开(公告)号：DE102020102236A1

公开(公告)日：2020-10-01

申请号：DE102020102236

申请日：2020-01-30

Applicant: INTEL CORP

Inventor： HUNSAKER MIKAL ,  FEUERSTRAETER MARK ,  AZAM ASAD ,  ZHU ZHENYU ,  SINGH NAVTEJ

IPC: G06F21/57

Abstract: Verfahren, Systeme und Vorrichtungen können Technologie bereitstellen, die ein SoC (System auf einem Chip) mit einer Vertrauenswurzel und eine eingebettete Steuerung zum Ausführen von Funktionssicherheitsoperationen und Nicht-Funktionssicherheitsoperationen mit Bezug auf das SoC umfasst. Die Technologie kann auch eine mit dem SoC und der eingebetteten Steuerung gekoppelte eSPI (erweiterte serielle Peripherieschnittstelle) umfassen, wobei die eSPI den Funktionssicherheitsoperationen zugeordnete Übermittlungen zwischen der eingebetteten Steuerung und der Vertrauenswurzel tunneln soll.

公开(公告)号：DE102007044891B4

公开(公告)日：2014-12-24

申请号：DE102007044891

申请日：2007-09-20

Applicant: INTEL CORP

Inventor： HUNSAKER MIKAL ,  VADIVELU KARTHI

IPC: G06F13/40 ,  G06F13/42

Abstract: Eine Ausführungsform der vorliegenden Erfindung ist ein effizienter Verbindungsbus. Eine erste Taktquelle erzeugt an einer Verbindungsbusleitung ein erstes Taktsignal mit einer ersten Frequenz, die mit ersten Daten synchronisiert ist, die an eine Einrichtung zu übertragen sind. Die Einrichtung weist eine zweite Taktquelle zum Erzeugen eines zweiten Taktsignals mit einer zweiten Frequenz auf, die mit zweiten Daten synchronisiert ist, wenn die Einrichtung die zweiten Daten überträgt. Die ersten und zweiten Daten bilden jeweils ein Paket, bei dem es sich entweder um ein Posted-, um ein Completion- oder um ein Non-Posted-Paket handelt. Die erste und zweite Frequenz sind unabhängig voneinander, und sind jeweils in einem ersten bzw. zweiten Frequenzbereich begrenzt. Eine Warteschlangenstruktur speichert Pakete, die in einem kreditbasierten Ablaufsteuerungsverfahren benutzt werden.

公开(公告)号：DE102007044891A1

公开(公告)日：2008-04-30

申请号：DE102007044891

申请日：2007-09-20

Applicant: INTEL CORP

Inventor： HUNSAKER MIKAL ,  VADIVELU KARTHI

IPC: G06F13/40 ,  G06F13/42

Abstract: An embodiment of the present invention is an efficient interconnecting bus. A first clock source generates a first clock signal at a first frequency on a link bus line synchronized with first data to be transmitted to a device. The device has a second clock source to generate a second clock signal at a second frequency synchronized with second data when the device transmits the second data. The first and second data each forms a packet being one of a posted, completion, and non-posted packets. The first and second frequencies are independent of each other and bounded within first and second frequency ranges, respectively. A queue structure stores packets used in a credit-based flow control policy.