公开(公告)号：CN102629551A

公开(公告)日：2012-08-08

申请号：CN201210019521.2

申请日：2012-01-20

Applicant: SOITEC公司

Inventor： M·勒孔特 ,  P·盖纳尔 ,  S·里加尔 ,  D·索塔 ,  F·雅南 ,  C·贝蒂祖

IPC: H01L21/02

CPC classification number: H01L21/76254 ,  H01L21/02032

Abstract: 本发明涉及一种用于再利用源衬底(1)的方法，所述源衬底(1)包括表面区域(6)和所述表面区域(6)上的浮雕区域(5)，所述浮雕区域(5)对应于所述源衬底(1)的层(4)的残余区域，在先前的移除步骤期间，所述残余区域不从所述源衬底(1)的其余部分分离，其特征在于，所述方法包括所述源衬底(1)的选择性电磁辐射，所述选择性电磁辐射在使得所述表面区域(6)的被破坏的材料吸收所述电磁辐射的波长上进行。本发明还涉及一种再利用的源衬底(1)和一种为此目的从再利用的源衬底(1)转移层(4)的方法。

公开(公告)号：CN112868088B

公开(公告)日：2024-04-16

申请号：CN201980068128.2

申请日：2019-10-24

Applicant: SOITEC公司

Inventor： D·索塔

IPC: H01L21/02

Abstract: 本发明涉及一种用于共同制造多个半导体结构(8)的方法。所述方法包括：提供由具有主表面的载体(2)、布置于载体(2)的主表面上的介电层(3)和布置于介电层(3)上的多个晶体半导体生长岛(4)形成的衬底。所述方法还包括：在生长岛上形成至少一个晶体半导体有源层(6)。根据本发明，所述方法包括：在形成有源层(6)的步骤之后，在有源层(6)和生长岛(4)中形成沟槽(7)，以界定多个半导体结构(8)。

公开(公告)号：CN112868088A

公开(公告)日：2021-05-28

申请号：CN201980068128.2

申请日：2019-10-24

Applicant: SOITEC公司

Inventor： D·索塔

IPC: H01L21/02

Abstract: 本发明涉及一种用于共同制造多个半导体结构(8)的方法。所述方法包括：提供由具有主表面的载体(2)、布置于载体(2)的主表面上的介电层(3)和布置于介电层(3)上的多个晶体半导体生长岛(4)形成的衬底。所述方法还包括：在生长岛上形成至少一个晶体半导体有源层(6)。根据本发明，所述方法包括：在形成有源层(6)的步骤之后，在有源层(6)和生长岛(4)中形成沟槽(7)，以界定多个半导体结构(8)。