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公开(公告)号：CN106575637B
公开(公告)日：2019-11-19
申请号：CN201580041382.5
申请日：2015-07-03
Applicant: SOITEC公司
IPC: H01L21/762
Abstract: 本发明涉及用于射频应用的结构(1)，其包括：·高电阻率硅的支撑衬底(2)，其包括下部和上部(3)，对上部进行p型掺杂至深度D；·硅的介孔俘获层(4)，其形成在支撑衬底(2)的经掺杂的上部(3)中。根据本发明，该结构(1)的特征在于，深度D小于1微米，且俘获层(4)的孔隙率在20％与60％之间。
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公开(公告)号：CN113454768B
公开(公告)日：2024-05-31
申请号：CN201980092545.0
申请日：2019-12-23
Applicant: SOITEC公司
IPC: H01L21/762 , H01L27/12
Abstract: 本发明涉及绝缘体上半导体多层结构(1)，其包括：‑从结构的背面到正面包括以下层的称为背叠层的叠层：半导体载体衬底(2)、第一电绝缘层(3)、第一半导体层(4)，所述半导体载体衬底(2)的电阻率介于00Ω.cm至30kΩ.cm之间，‑至少一个隔离沟道(8)，所述隔离沟道(8)在背叠层中至少延伸至第一电绝缘层(3)，并使多层结构的两个相邻区域电隔离，多层结构(1)的主要特征在于，其还包括至少一个FD‑SOI第一区域和至少一个RF‑SOI第二区域。
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公开(公告)号：CN113454769B
公开(公告)日：2024-05-31
申请号：CN201980092652.3
申请日：2019-12-23
Applicant: SOITEC公司
IPC: H01L21/762 , H01L27/12 , H01L21/84 , H01L21/02
Abstract: 本发明涉及多层绝缘体上半导体结构(1)，所述多层绝缘体上半导体结构(1)从结构的背面到正面连续地包括：具有高电阻率的半导体载体衬底(2)、第一电绝缘层(3)、中间层(I)、第二电绝缘层(5)、活性半导体层(6)，所述半导体载体衬底(2)的电阻率介于500Q.cm至30kQ.cm之间，所述第二电绝缘层(5)的厚度小于所述第一电绝缘层(3)的厚度，所述多层结构的特征在于其包括：至少一个FD‑SOI区域，其中，所述中间层(I)为半导体层(4)；与FD‑SOI区域相邻的至少一个RF‑SOI区域，其中，所述中间层(I)为第三电绝缘层(7)，所述RF‑SOI区域包括与第三电绝缘层(7)垂直的至少一个射频组件。
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Patent Agency Ranking
公开(公告)号：CN113454769A
公开(公告)日：2021-09-28
申请号：CN201980092652.3
申请日：2019-12-23
Applicant: SOITEC公司
IPC: H01L21/762 , H01L27/12 , H01L21/84 , H01L21/02
Abstract: 本发明涉及多层绝缘体上半导体结构(1)，所述多层绝缘体上半导体结构(1)从结构的背面到正面连续地包括：具有高电阻率的半导体载体衬底(2)、第一电绝缘层(3)、中间层(I)、第二电绝缘层(5)、活性半导体层(6)，所述半导体载体衬底(2)的电阻率介于500Q.cm至30kQ.cm之间，所述第二电绝缘层(5)的厚度小于所述第一电绝缘层(3)的厚度，所述多层结构的特征在于其包括：至少一个FD‑SOI区域，其中，所述中间层(I)为半导体层(4)；与FD‑SOI区域相邻的至少一个RF‑SOI区域，其中，所述中间层(I)为第三电绝缘层(7)，所述RF‑SOI区域包括与第三电绝缘层(7)垂直的至少一个射频组件。
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公开(公告)号：CN113454768A
公开(公告)日：2021-09-28
申请号：CN201980092545.0
申请日：2019-12-23
Applicant: SOITEC公司
IPC: H01L21/762 , H01L27/12
Abstract: 本发明涉及绝缘体上半导体多层结构(1)，其包括：‑从结构的背面到正面包括以下层的称为背叠层的叠层：半导体载体衬底(2)、第一电绝缘层(3)、第一半导体层(4)，所述半导体载体衬底(2)的电阻率介于00Ω.cm至30kΩ.cm之间，‑至少一个隔离沟道(8)，所述隔离沟道(8)在背叠层中至少延伸至第一电绝缘层(3)，并使多层结构的两个相邻区域电隔离，多层结构(1)的主要特征在于，其还包括至少一个FD‑SOI第一区域和至少一个RF‑SOI第二区域。
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公开(公告)号：CN107068571B
公开(公告)日：2021-09-10
申请号：CN201710022513.6
申请日：2017-01-12
Applicant: SOITEC公司
Abstract: 制造含高电阻率层的半导体结构的方法及相关半导体结构。形成半导体结构(140)的方法包括：在初始衬底(102)上形成器件层(100)；将器件层(100)的第一表面附接至临时衬底；以及通过去除初始衬底(102)的一部分来在器件层(100)的第二表面上形成高电阻率层(136)。该方法进一步包括，将最终衬底(132)附接至高电阻率层(136)，以及去除临时衬底。通过这样的方法制造的半导体结构(140)，其包括最终衬底(132)、设置在最终衬底(132)上的高电阻率层(136)以及设置在高电阻率层(136)上的器件层(100)。
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公开(公告)号：CN107068571A
公开(公告)日：2017-08-18
申请号：CN201710022513.6
申请日：2017-01-12
Applicant: SOITEC公司
CPC classification number: H01L23/5226 , H01L21/76254 , H01L21/76877 , H01L23/528 , H01L23/66 , H01L2223/6616 , H01L21/4803 , H01L23/147 , H01L23/48
Abstract: 制造含高电阻率层的半导体结构的方法及相关半导体结构。形成半导体结构(140)的方法包括：在初始衬底(102)上形成器件层(100)；将器件层(100)的第一表面附接至临时衬底；以及通过去除初始衬底(102)的一部分来在器件层(100)的第二表面上形成高电阻率层(136)。该方法进一步包括，将最终衬底(132)附接至高电阻率层(136)，以及去除临时衬底。通过这样的方法制造的半导体结构(140)，其包括最终衬底(132)、设置在最终衬底(132)上的高电阻率层(136)以及设置在高电阻率层(136)上的器件层(100)。
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公开(公告)号：CN106575637A
公开(公告)日：2017-04-19
申请号：CN201580041382.5
申请日：2015-07-03
Applicant: SOITEC公司
IPC: H01L21/762
Abstract: 本发明涉及用于射频应用的结构(1)，其包括：·高电阻率硅的支撑衬底(2)，其包括下部和上部(3)，对上部进行p型掺杂至深度D；·硅的介孔俘获层(4)，其形成在支撑衬底(2)的经掺杂的上部(3)中。根据本发明，该结构(1)的特征在于，深度D小于1微米，且俘获层(4)的孔隙率在20％与60％之间。
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