公开(公告)号：FR2957434B1

公开(公告)日：2012-04-27

申请号：FR1051761

申请日：2010-03-11

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： DE POY ALONSO IKER

IPC: G06F11/22 ,  G06F9/46

公开(公告)号：FR2957435A1

公开(公告)日：2011-09-16

申请号：FR1051762

申请日：2010-03-11

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： DE POY ALONSO IKER

IPC: G06F11/22 ,  G06F9/46

Abstract: Système d'une architecture de calcul multitâches, comprenant un ensemble de processeurs reliés par des canaux de communication de données, comprenant un étage (B) de génération de séquences d'instruction de test à partir de caractéristiques desdits processeurs comprenant des règles de programmation des processeurs de calcul, caractérisé en ce qu'il comporte un étage de contrôle (A) de l'étage de génération de séquences à partir des données représentatives des canaux de communication des données.

公开(公告)号：FR2957435B1

公开(公告)日：2012-08-17

申请号：FR1051762

申请日：2010-03-11

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： DE POY ALONSO IKER

IPC: G06F11/22 ,  G06F9/46

公开(公告)号：FR2957434A1

公开(公告)日：2011-09-16

申请号：FR1051761

申请日：2010-03-11

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： DE POY ALONSO IKER

IPC: G06F11/22 ,  G06F9/46

Abstract: Ce dispositif de test d'une architecture de calcul multitâches comporte des moyens de génération de séquences d'instructions de test correspondant à des règles de programmation de l'architecture de calcul et des moyens de contrôle de l'exécution des séquences d'instructions de sorte que lesdites séquences soient alternativement exécutées au sein de l'architecture de calcul.