公开(公告)号：WO2014202642A1

公开(公告)日：2014-12-24

申请号：PCT/EP2014/062778

申请日：2014-06-17

Applicant: ST-ERICSSON SA

Inventor： KOLI, Kimmo

IPC: H04L25/02

CPC classification number: H04L25/4917 ,  H04B7/06 ,  H04L25/0272 ,  H04L25/0292

Abstract: A receiver (100) for an N-wire digital interface (350), where N is any integer exceeding two, comprises N input terminals (101, 102, 103), a common node (120) and N detection stages (D1, D2, D3). Each of the N detection stages (D1, D2, D3) comprises a resistive element (R1, R2, R3) coupled between the common node (120) and a respective one of the N input terminals (101, 102, 103), and a comparator (C1, C2, C3) having a first input (121, 123, 125) coupled to the respective one of the N input terminals (101, 102, 103) and a second input (122, 124, 126) coupled to the common node (120).

Abstract translation: 一种用于N线数字接口（350）的接收器（100），其中N是超过2的整数，包括N个输入端（101,102,103），公共节点（120）和N个检测级（D1，D2 ，D3）。 N个检测级（D1，D2，D3）中的每一个包括耦合在公共节点（120）和N个输入端子（101,102,103）中的相应一个的电阻元件（R1，R2，R3），以及 具有耦合到所述N个输入端子（101,102,103）中的相应一个的第一输入端（121,123,125）的比较器（C1，C2，C3）和耦合到 公共节点（120）。

公开(公告)号：WO2014202641A1

公开(公告)日：2014-12-24

申请号：PCT/EP2014/062777

申请日：2014-06-17

Applicant: ST-ERICSSON SA

Inventor： KOLI, Kimmo

IPC: H04L25/02

CPC classification number: H04L25/4917 ,  H04B7/06 ,  H04L7/0079 ,  H04L25/0272 ,  H04L25/0292

Abstract: A receiver (100) for a three-wire digital interface, comprises a first resistive element (R1) coupled between a first input terminal (A) and a first junction node (JA), a second resistive element (R2) coupled between a second input terminal (B) and a second junction node (JB), and a third resistive element (R3) coupled between a third input terminal (C) and a third junction node (JC). A network (70) comprising first second and third network terminals (71, 72, 73) is coupled to, respectively, first, second and third junction nodes (JA, JB, JC). The network has substantially the same impedance between all pairs of the first, second and third network terminals. A first comparator (C1) has a non-inverting input (10) coupled to the first input terminal (A), an inverting input (12) coupled to the second junction node (JB), and an output (14) coupled to a first output terminal (AJ). A second comparator (C2) has a non-inverting input (20) coupled to the first input terminal (A), an inverting input (22) coupled to the third junction node (JC), and an output (24) coupled to a second output terminal (AK). A third comparator (C3) has a non-inverting input (30) coupled to the second input terminal (B), an inverting input (32) coupled to the third junction node (JC), and an output (34) coupled to a third output terminal (BJ). A fourth comparator (C4) has a non-inverting input (40) coupled to the second input terminal (B), an inverting input (42) coupled to the first junction node (JA), and an output (44) coupled to a fourth output terminal (BK). A fifth comparator (C5) has a non-inverting input (50) coupled to the third input terminal (C), an inverting input (52) coupled to the first junction node (JA), and an output (54) coupled to a fifth output terminal (CJ). A sixth comparator (C6) has a non-inverting input (60) coupled to the third input terminal (C), an inverting input (62) coupled to the second junction node (JB), and an output (64) coupled to a sixth output terminal (CK).

Abstract translation: 一种用于三线数字接口的接收机（100），包括耦合在第一输入端（A）和第一结节点（JA）之间的第一电阻元件（R1），耦合在第二电阻元件 输入端子（B）和第二连接节点（JB）以及耦合在第三输入端子（C）和第三连接节点（JC）之间的第三电阻元件（R3）。 包括第一第二和第三网络终端（71,72,73）的网络（70）分别耦合到第一，第二和第三连接节点（JA，JB，JC）。 网络在第一，第二和第三网络终端的所有成对之间具有基本相同的阻抗。 第一比较器（C1）具有耦合到第一输入端子（A）的非反相输入端（10），耦合到第二接点节点（JB）的反相输入端（12）和耦合到第二输入端 第一输出端子（AJ）。 第二比较器（C2）具有耦合到第一输入端（A）的非反相输入（20），耦合到第三结节点（JC）的反相输入端（22）和耦合到第一输入端 第二输出端（AK）。 第三比较器（C3）具有耦合到第二输入端子（B）的非反相输入端（30），耦合到第三接点节点（JC）的反相输入端（32）和耦合到 第三输出端子（BJ）。 第四比较器（C4）具有耦合到第二输入端子（B）的非反相输入端（40），耦合到第一接点节点（JA）的反相输入端（42）和耦合到第一输入端 第四输出端子（BK）。 第五比较器（C5）具有耦合到第三输入端（C）的非反相输入（50），耦合到第一结节点（JA）的反相输入端（52）和耦合到第一输入端 第五输出端（CJ）。 第六比较器（C6）具有耦合到第三输入端（C）的非反相输入端（60），耦合到第二接点节点（JB）的反相输入端（62）和耦合到第二接点 第六输出端（CK）。

公开(公告)号：WO2013098182A1

公开(公告)日：2013-07-04

申请号：PCT/EP2012/076344

申请日：2012-12-20

Applicant: ST-ERICSSON SA

Inventor： KOLI, Kimmo

IPC: H03H19/00

CPC classification number: H04B15/00 ,  H03H19/008 ,  H04B1/40 ,  H04W84/12

Abstract: A signal filter (100) comprises a first transferred impedance filter, TIF, (TIF A ) having four differential signal paths (P A,1 , P A,2 , P A,3 , P A,4 ) and a second TIF (TIF B ) having four differential signal paths (P B,1 , P B,2 , P B,3 , P B,4 )- A first differential signal port of the first TIF (32 A ) is coupled to a first differential signal port of the second TIF (32 B ). A first clock generator (12 A ) is arranged to provide first-TIF clock signals (CLK A,I+ , CLK A,Q+ , CLK A,I- , CLK A,Q- ) having four non-overlapping phases for selecting the respective first-TIF differential signal paths (P A,1 , P A,2 , P A,3 , P A,4 ), and a second clock generator (12 B ) is arranged to provide second-TIF clock signals (CLK B,I+ , CLK B,Q+ , CLK B,J- , CLK B,Q- ) having four non-overlapping phases for selecting the respective second-TIF differential signal paths (P B,1 , P B,2 , P B,3 , P B,4 ). The phases of the second-TIF clock signals (CLK B,I+ , CLK B,Q+ , CLK B,I- , CLK B,Q- ) are equal to the phases of the first-TIF clock signals (CLK A,I+ , CLK A,Q+ , CLK A,I- , CLK A,Q- ) delayed by 45 degrees. The first-TIF first, second, third and fourth clock signals (CLK A,I+ , CLK A,Q+ , CLK A,I- , CLK A,Q- -) and the second-TIF first, second, third and fourth clock signals (CLK B,I+ , CLK B,Q+ , CLK B,I- , CLK B,Q- ) have a duty cycle in the range 16.75% to 25%.

Abstract translation: 信号滤波器（100）包括具有四个差分信号路径（PA，1，PA，2，PA，3，PA，4）和具有四个差分信号的第二TIF（TIFB）的第一传输阻抗滤波器TIF（TIFA） 信号路径（PB，1，PB，2，PB，3，PB，4） - 第一TIF（32A）的第一差分信号端口耦合到第二TIF（32B）的第一差分信号端口。 第一时钟发生器（12A）被布置成提供具有四个非重叠相位的第一TIF时钟信号（CLKA，I +，CLKA，Q +，CLKA，I，CLKA，Q-），用于选择相应的第一TIF差分信号 路径（PA，1，PA，2，PA，3，PA，4）和第二时钟发生器（12B）被布置成提供第二TIF时钟信号（CLKB，I +，CLKB，Q +，CLKB，J-， CLKB，Q-）具有用于选择相应的第二TIF差分信号路径（PB，1，PB，2，PB，3，PB，4）的四个非重叠相位。 第二TIF时钟信号（CLKB，I +，CLKB，Q +，CLKB，I，CLKB，Q-）的相位等于第一TIF时钟信号（CLKA，I +，CLKA，Q +，CLKA ，I-，CLKA，Q-）延迟45度。 第一TIF第一，第二，第三和第四时钟信号（CLKA，I +，CLKA，Q +，CLKA，I，CLKA，Q--）和第二TIF第一，第二，第三和第四时钟信号（CLKB， I +，CLKB，Q +，CLKB，I，CLKB，Q-）的占空比在16.75％至25％的范围内。

公开(公告)号：WO2013098181A1

公开(公告)日：2013-07-04

申请号：PCT/EP2012/076342

申请日：2012-12-20

Applicant: ST-ERICSSON SA

Inventor： KOLI, Kimmo

IPC: H03M3/04

CPC classification number: H03M3/462 ,  H03M1/06 ,  H03M3/394 ,  H03M3/414 ,  H03M3/436 ,  H03M3/496

Abstract: Continuous-time MASH sigma-delta ADC with a first modulator with 1.5 bit and a second modulator with 1 bit each receiving also the feedback from the other modulator. Sampling is at higher rate at the second modulator and decimation is performed before summing its output to the output of the first modulator.

Abstract translation: 具有1.5位的第一调制器和1位的第二调制器的连续时间MASHΣ-ΔADC也接收来自另一个调制器的反馈。 在第二调制器处采样速率较高，并且在将其输出与第一调制器的输出相加之前进行抽取。