公开(公告)号：FR3053485A1

公开(公告)日：2018-01-05

申请号：FR1656052

申请日：2016-06-29

Applicant: STMICROELECTRONICS (ALPS) SAS

Inventor： JOURNET FABIEN

IPC: G06F1/04 ,  G06F1/32

Abstract: L'invention concerne un pipeline de traitement de données comprenant : des premier et deuxième étages de pipeline (302, 304) recevant respectivement des premier et deuxième signaux d'horloge (CLK0, CLK1) et agencés pour réaliser des première et deuxième opérations déclenchées respectivement par des premiers fronts de synchronisation du premier signal d'horloge (CLK0) et des deuxièmes fronts de synchronisation du deuxième signal d'horloge (CLK1) ; et un contrôleur d'horloge agencé pour générer les premier et deuxième signaux d'horloge (CLK0, CLK1), et étant capable de fonctionner : dans un premier mode dans lequel, pendant un premier cycle de traitement de données du pipeline de traitement de données, un premier des premiers fronts de synchronisation est en phase avec un premier des deuxièmes fronts de synchronisation ; et dans un deuxième mode dans lequel, pendant un deuxième cycle de traitement de données du pipeline de traitement de données, un deuxième des premiers fronts de synchronisation est déphasé par rapport à un deuxième des deuxièmes fronts de synchronisation.