公开(公告)号：WO2016005098A1

公开(公告)日：2016-01-14

申请号：PCT/EP2015/061839

申请日：2015-05-28

Applicant: STMICROELECTRONICS (GRENOBLE 2) SAS ,  STMICROELECTRONICS (CROLLES 2) SAS

Inventor： DAVEAU, Jean-Marc ,  ROCHE, Philippe ,  FUIN, Didier

IPC: G01R31/3185 ,  G01R31/317

CPC classification number: G01R31/3177 ,  G01R31/31701 ,  G01R31/31723 ,  G01R31/31724 ,  G01R31/318555

Abstract: Dispositif (5) comprenant un circuit intégré comportant un ensemble de N bascules (1 à 4) couplées en série via leur entrée de test (ti) et leur sortie de test (tq) respective de manière à former une chaîne de N bascules (1 à 4). Le dispositif (5) comprend un circuit de contrôle (7) configuré pour placer, après un mode de fonctionnement normal des bascules (1 à 4), les N bascules (1 à 4) dans un mode de test dans lequel l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir une première séquence de bits tests, une mémoire (6) configurée pour enregistrer la séquence de N valeurs délivrées par la sortie de test (tq) de la dernière bascule (4) de la chaîne, le circuit de contrôlé étant configuré pour délivrer à l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir la séquence de N valeurs mémorisées de façon à restaurer l'état des N bascules avant leur placement dans le mode de test.

Abstract translation: 一种设备（5），包括集成电路，其包括经由相应的测试输入（ti）和其测试输出（tq）串联耦合的一组N个开关（1至4），以便形成N链 开关（1至4）。 设备（5）包括控制电路（7），其配置为在开关（1至4）的正常操作模式之后将N个开关（1至4）定位在测试模式中，其中测试输入（ti） 所述链的第一开关（1）旨在接收第一测试位序列;存储器（6），被配置为存储由所述最后一个开关（4）的测试输出（tq）传送的N个值的序列， 所述链路，所述控制电路被配置为在所述测试链的所述第一交换机（1）的测试输入（ti）处传送所述N个存储值的序列，以便在所述N个开关定位之前恢复所述N个开关的状态 在测试模式下。

公开(公告)号：WO2015197813A1

公开(公告)日：2015-12-30

申请号：PCT/EP2015/064506

申请日：2015-06-26

Applicant: STMICROELECTRONICS (CROLLES 2) SAS

Inventor： DAVEAU, Jean-Marc ,  CLERC, Sylvain ,  ROCHE, Philippe

IPC: G06F11/267 ,  G01R31/3185 ,  G06F11/18

CPC classification number: G01R31/3177 ,  G01R31/318502 ,  G06F11/183 ,  G06F11/267

Abstract: Procédé de gestion du fonctionnement d'un composant logique (2) comportant un circuit de vote majoritaire (3) et un nombre impair de bascules (4 à 6) au moins égal à trois, le procédé comprenant: a)à la suite d'un mode de fonctionnement normal du composant, un placement du composant (2) dans un mode de test dans lequel: -on place une bascule (4) du composant logique (2) dans un mode test, -on injecte un signal de test (TI) dans l'entrée test (ti) de la bascule (4) testée, -on gèle l'état logique des autres bascules (5 et 6), et -on analyse le signal de sortie de test (TQ), puis, b)à l'issue du test, un nouveau placement du composant (2) dans un mode de fonctionnement normal, le circuit de vote majoritaire (3) restaurant automatiquement la valeur du signal de sortie (Q) du composant (2) existant avant l'initiation du test.

Abstract translation: 管理包括至少等于三的多数投票电路（3）和奇数触发器（4至6）的逻辑部件（2）的操作的方法，所述方法包括：a）遵循正常模式 组件的操作，组件（2）在测试模式中的放置，其中： - 将逻辑组件（2）的触发器（4）置于测试模式中， - 测试信号（TI）为 注入测试触发器（4）的测试输入（ti） - 其他触发器（5和6）的逻辑状态被冻结，并且分析测试输出信号（TQ），然后b ）在测试完成时，组件（2）在正常操作模式下的新位置，多数投票电路（3）自动恢复存在于组件（2）的组件（2）的输出信号（Q）的值 开始测试。

公开(公告)号：EP3690456A1

公开(公告)日：2020-08-05

申请号：EP20154712.2

申请日：2020-01-30

Applicant: STMICROELECTRONICS SA ,  STMicroelectronics (Crolles 2) SAS

Inventor： LECAT-MATHIEU DE BOISSAC, Capucine ,  ABOUZEID, Fady ,  GASIOT, Gilles ,  ROCHE, Philippe ,  MALHERBE, Victor

IPC: G01R29/02

Abstract: La présente description concerne un dispositif (1) comprenant : un premier circuit (11) comportant une première chaine d'étages (113a) identiques définissant des première et deuxième lignes à retard ; un deuxième circuit (14) comportant une deuxième chaine d'étages (113b) identiques aux étages de la première chaine, la deuxième chaine définissant des troisième et quatrième lignes à retard ; et un troisième circuit (13) reliant sélectivement la troisième ligne à retard, la quatrième ligne à retard ou une première entrée (133) du troisième circuit à une même entrée (112) du premier circuit (11).