公开(公告)号：FR3029660A1

公开(公告)日：2016-06-10

申请号：FR1461947

申请日：2014-12-05

Applicant: STMICROELECTRONICS (GRENOBLE 2) SAS

Inventor： RIES GILLES

IPC: G06F13/14 ,  H04N13/00

Abstract: Procédé de composition d'une image vidéo multi-plans dont toutes les valeurs de tous les pixels de tous les plans de l'image sont stockées dans une mémoire, ladite image vidéo (1) étant destinée à comporter au moins un premier plan d'image (10) et un deuxième plan d'image (11) situé devant le premier plan et possédant une zone opaque (11), le procédé comprend une définition d'une région (101) du premier plan d'image destinée à être occultée par ladite zone opaque (11), une lecture (S30, S31) dans ladite mémoire de toutes les valeurs de pixels stockées à l'exception des valeurs des pixels (PX101) de ladite région (101), et une composition de l'image vidéo au moins à partir des valeurs de pixels lues.

公开(公告)号：FR3029660B1

公开(公告)日：2017-12-22

申请号：FR1461947

申请日：2014-12-05

Applicant: STMICROELECTRONICS (GRENOBLE 2) SAS

Inventor： RIES GILLES

IPC: G06F13/14 ,  H04N13/00

公开(公告)号：FR3038188B1

公开(公告)日：2017-08-11

申请号：FR1556064

申请日：2015-06-29

Applicant: STMICROELECTRONICS (GRENOBLE 2) SAS

Inventor： RIES GILLES ,  GOULAHSEN ABDELAZIZ

IPC: H04L29/02 ,  G06F21/60

公开(公告)号：FR3038188A1

公开(公告)日：2016-12-30

申请号：FR1556064

申请日：2015-06-29

Applicant: STMICROELECTRONICS (GRENOBLE 2) SAS

Inventor： RIES GILLES ,  GOULAHSEN ABDELAZIZ

IPC: H04L29/02 ,  G06F21/60

Abstract: L'invention est relative à un procédé de vérification de l'intégrité d'une communication entre un circuit maître (SoC) et un circuit esclave (DDR), comprenant les étapes consistant à envoyer des transactions du circuit maître au circuit esclave ; mettre à jour une première signature cyclique multi-bits (20) à partir de chaque transaction telle que présente dans le circuit maître ; mettre à jour une deuxième signature cyclique multi-bits (22), de même nature que la première, à partir de chaque transaction telle que reçue dans le circuit esclave; et comparer un seul bit (S) de la deuxième signature cyclique à un bit de même position de la première signature cyclique.