公开(公告)号：WO2002082538A1

公开(公告)日：2002-10-17

申请号：PCT/FR2002/001189

申请日：2002-04-05

Applicant: STMICROELECTRONICS S.A.

Inventor： BORET, Samuel

IPC: H01L23/64

CPC classification number: H01L23/645 ,  H01F17/0006 ,  H01L23/5227 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

Abstract: L'invention concerne une inductance formée dans des niveaux de métallisation (Mn, Vn, Mn+1) d'un circuit intégré et s'enroulant dans un plan parallèle à une surface principale du circuit intégré, caractérisée en ce que chaque spire de l'inductance comportant dans un plan perpendiculaire à la surface principale du circuit intégré : dans un premier niveau de métallisation (Mn), des lignes conductrices inférieures parallèles (211, 212, 213) s'étendant le long du motif de l'inductance ; dans un deuxième niveau (Vn), des vias (231, 232, 233, 234, 235, 236), chaque ligne conductrice sous-jacente étant associée à au moins deux vias ; et, dans un troisième niveau de métallisation (Mn+1), des lignes conductrices supérieures (251, 252, 253, 254) interconnectées aux lignes conductrices sous-jacentes par l'intermédiaire des vias, les lignes conductrices inférieures et supérieures étant décalées les unes par rapport aux autres de façon à assurer la continuité électrique.

Abstract translation: 本发明涉及在集成电路的金属层（Mn，Vn，Mn + 1）中形成的并且在与集成电路的主表面平行的平面中缠绕的电感。 本发明的特征在于，电感的每个绕组包括在与集成电路主表面垂直的平面中：在第一金属层（Mn）中，沿着电感图案延伸的平行的下导电线（211,212,213）; 在第二金属层（Vn）中，馈通（231,232,233,234,235,236），每个下面的导线与至少两个馈通相关联; 并且在第三金属层（Mn + 1）中，经由所述馈通互连到所述下层导线的上导线（251,252,253,254），所述下导电线和所述上导线相对于彼此偏移，以确保 电气连续性。

公开(公告)号：EP1374307A1

公开(公告)日：2004-01-02

申请号：EP02730351.0

申请日：2002-04-05

Applicant: STMicroelectronics S.A.

Inventor： BORET, Samuel

IPC: H01L23/64 ,  H01L23/522 ,  H01F17/00 ,  H01L23/528

CPC classification number: H01L23/645 ,  H01F17/0006 ,  H01L23/5227 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The invention concerns an inductance formed in metal layers (Mn, Vn, Mn+1) of an integrated circuit and wound in a plane parallel to a main surface of the integrated circuit. The invention is characterised in that each winding of the inductance comprises in a plane perpendicular to the integrated circuit main surface: in a first metal layer (Mn), parallel lower conductive lines (211, 212, 213) extending along the inductance pattern; in a second metal layer (Vn), feedthroughs (231, 232, 233, 234, 235, 236), each subjacent conductive line being associated with at least two feedthroughs; and in a third metal layer (Mn+1), upper conductive lines (251, 252, 253, 254) interconnected to the subjacent conductive lines via the feedthroughs, the lower and upper conductive lines being offset relative to one another so as to ensure electrical continuity.