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    Cellule mémoire à programmation unique
    1.
    发明公开
    Cellule mémoire à programmation unique 有权
    Einmalig programmierbare Speicherzelle

    公开(公告)号：EP0996064A1

    公开(公告)日：2000-04-26

    申请号：EP99410133.5

    申请日：1999-10-13

    Applicant: STMicroelectronics S.A.

    Inventor： Ferrant, Richard ,  Jacquet, Francois

    IPC: G06F11/20 ,  G11C16/04

    CPC classification number: G11C29/789 ,  G11C16/0433

    Abstract: L'invention concerne une cellule mémoire à programmation unique comportant un transistor MOS à grille flottante et un moyen de mémorisation temporaire de l'état stocké par le transistor à grille flottante.

    Abstract translation: MOS型只写存储单元具有带有浮置栅极（2）的单个MOS晶体管，其具有用于暂时存储晶体管状态的器件。 在读取期间或第一编程周期期间，晶体管只有一个电源。 当向包含存储单元的集成电路供电时，引发晶体管存储的状态的读取，选择读取之前的时间延迟使其在晶体管的状态改变之后但小于建立晶体管的时间 状态为尚未写入的单元格。 独立权利要求是用于控制存储器单元的过程。

    Cellule cache à masquage avec un nombre égal de transistors à canal N et de transistors à canal P
    4.
    发明公开
    Cellule cache à masquage avec un nombre égal de transistors à canal N et de transistors à canal P 有权
    之间与掩蔽存储单元，和相同数量的N沟道晶体管和P沟道晶体管

    公开(公告)号：EP1187142A1

    公开(公告)日：2002-03-13

    申请号：EP01410110.9

    申请日：2001-09-03

    Applicant: STMicroelectronics S.A.

    Inventor： Ferrant, Richard

    IPC: G11C15/04

    CPC classification number: G11C15/04

    Abstract: L'invention concerne une cellule cache à masquage réalisée sous forme de circuit intégré, comprenant une première cellule de mémorisation comprenant un premier transistor (T1), des premier et deuxième inverseurs (INV1, INV2) en anti-parallèle et un deuxième transistor (T2) ; une cellule de comparaison, comprenant des troisième et quatrième transistors (PA, PB), commandant un cinquième transistor (PC), connecté en série avec un sixième transistor d'inhibition (PD) à une ligne de résultat (MATCH) ; et une deuxième cellule de mémorisation, comprenant un septième transistor (T3) en série avec deux inverseurs (INV3, INV4) en anti-parallèle et un huitième transistor (T4), la deuxième cellule de mémorisation commandant le transistor d'inhibition (PD). Les premier, deuxième, septième, et huitième transistors sont des transistors à canal N et les troisième, quatrième, cinquième et sixième transistors sont des transistors à canal P.

    Abstract translation: 所述内容寻址存储器单元包括在反并联连接串联和反相器（INV1，INV2）的第一存储子电池与晶体管（T1，T2），具有串联的晶体管（PA，PB）控制的晶体管（PC）的比较子电池哪 串联连接与封闭晶体管（PD），并且具有串联和反并联连接控制阻塞晶体管（PD）的反相器（INV3，INV4）晶体管（T3，T4）的第二子电池存储。 晶体管（T1，T2，T3，T4）是具有n型导电性通道，和晶体管（PA，PB，PC，PD）是具有p型导电性通道。 存储器单元中的集成电路的半worin具有p型导电性沟道晶体管在同一个n型阱哪基本上占据细胞表面的实现的形式来实现。 子电池被连接在第一组的位线之间的第一存储（BL1，/ BL1），和晶体管的栅极（T1，T2）分别连接到所述第一字线（WL1）。 子电池被连接在第二组的位线之间的第二存储（BL2，/ BL2），及晶体管的栅极（T3，T4）连接到所述第二字线（WL 2）。 阻挡晶体管（PD）被连接到匹配线（MATCH）。 在集成电路实现中，晶体管（T1，T2，T3，T4）被实现在一个基本对准的方式，相同的反相器（INV1，INV2，INV3，INV4），并且晶体管的n型晶体管（PA ，PB，PC，PD），从而实现在一个基本对准的方式以及逆变器的p型晶体管（INV1，INV2，INV3，INV4）。

    Circuit de mémoire dynamique comportant des cellules de secours
    6.
    发明授权
    Circuit de mémoire dynamique comportant des cellules de secours 有权
    用冗余单元动态存储器

    公开(公告)号：EP1168179B1

    公开(公告)日：2003-08-13

    申请号：EP01410078.8

    申请日：2001-06-29

    Applicant: STMicroelectronics S.A.

    Inventor： Ferrant, Richard

    IPC: G06F11/20

    CPC classification number: G11C29/84

    Abstract: A dynamic memory circuit including memory cells arranged in an array of rows and columns, each row capable of being activated by a word line and each column being formed of cells connected to a first and to a second bit lines, which includes at least one, spare row formed of static memory cells, adapted to being activated to replace a memory cell row, each spare cell being connected to the first and second bit lines of a column of the circuit.

    Circuit de mémoire dynamique comportant des cellules de secours
    9.
    发明公开
    Circuit de mémoire dynamique comportant des cellules de secours 有权
    Dynamischer Speicher mit redundanten Zellen

    公开(公告)号：EP1168179A1

    公开(公告)日：2002-01-02

    申请号：EP01410078.8

    申请日：2001-06-29

    Applicant: STMicroelectronics S.A.

    Inventor： Ferrant, Richard

    IPC: G06F11/20

    CPC classification number: G11C29/84

    Abstract: L'invention concerne un circuit de mémoire dynamique (22) comprenant des cellules mémoire (4) organisées en réseau de rangées et de colonnes, chaque rangée étant activable par une ligne de mot (WLi) et chaque colonne étant formée de cellules reliées à une première et à une deuxième ligne de bit, qui comprend au moins une rangée de secours formée de cellules de mémoire statique (24), propre à être activée en remplacement d'une rangée de cellules mémoire, chaque cellule de secours étant reliée aux première et deuxième lignes de bit d'une colonne du circuit (22).

    Abstract translation: 一种动态存储器电路，包括排列成行和列阵列的存储单元，每行能够由字线激活，每列由连接到第一和第二位线的单元形成，该单元包括至少一个， 由静态存储单元形成的备用行，适于被激活以替换存储单元行，每个备用单元连接到电路列的第一和第二位线。

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