公开(公告)号：KR20180025261A

公开(公告)日：2018-03-08

申请号：KR20170109686

申请日：2017-08-29

Applicant: WINBOND ELECTRONICS CORP

Inventor： TASHER NIR ,  ADMON ITAY

IPC: G06F21/78 ,  G06F9/44 ,  G06F21/33 ,  G06F21/73

CPC classification number: G06F21/64 ,  G06F8/65 ,  G06F21/57 ,  G06F21/602 ,  H04L9/3247

Abstract: 보안형저장시스템은비휘발성메모리와제어기를포함한다. 비휘발성메모리는, 제1 데이터아이템및 제1 데이터아이템에배정된각각의제1 버전식별자를저장하도록구성된다. 제어기는, 비휘발성메모리의제1 데이터아이템을교체하도록제2 버전식별자와서명이동반되는제2 데이터아이템을수신하고, 서명을이용하여적어도제2 버전식별자를인증하고, 저장된제1 버전식별자와제2 버전식별자간의비교를행하고, (i) 제2 버전식별자가성공적으로인증되었으며 (ii) 저장된제1 버전식별자와인증된제2 버전식별자간의비교에의해표시되는바와같이제2 데이터아이템이제1 데이터아이템보다최근의것이라는검증에만응답하여, 제1 데이터아이템을제2 데이터아이템으로교체하도록구성된다.

Abstract translation: 安全存储系统包括非易失性存储器和控制器。 非易失性存储器被配置为存储第一数据项和分配给第一数据项的相应的第一版本标识符。 控制器被配置为接收伴随有第二版本标识符和签名的第二数据项以替换非易失性存储器中的第一数据项，使用签名来认证至少第二版本标识符，以在 所存储的第一版本标识符和第二版本标识符，并且仅响应于验证（i）第二版本标识符被成功认证，以及（ii）第二数据项更多，用第二数据项替换第一数据项 如通过存储的第一版本标识符和经认证的第二版本标识符之间的比较所指示的，比第一数据项更近。

公开(公告)号：KR20180031584A

公开(公告)日：2018-03-28

申请号：KR20170118619

申请日：2017-09-15

Applicant: WINBOND ELECTRONICS CORP

Inventor： TASHER NIR ,  ADMON ITAY

IPC: G06F12/14

CPC classification number: G06F12/1408 ,  G06F17/30979 ,  G06F21/606 ,  G06F2212/1052

Abstract: 메모리시스템은인터페이스, 비휘발성메모리및 컨트롤러를포함한다. 인터페이스는외부의호스트와보안되지않은통신링크를통해통신하도록구성된다. 비휘발성메모리는메모리시스템외부에존재하고호스트에의해보안되게접근가능한데이터베이스에추가적으로저장되는장치식별자및 대응하는초기화키로사전프로그램된다. 컨트롤러는장치식별자를호스트로송신하고, 인터페이스를통해호스트에서생성된바인딩정보를수신하고, 적어도수신된바인딩정보및 사전프로그램된 초기화키를이용해데이터베이스로부터호스트에의해보안되게얻어진초기화키를기초로호스트에서생성된제2 바인딩키와매칭되는제1 바인딩키를생성하고, 제1 바인딩키를이용해통신링크를통해호스트와보안되게통신하도록구성된다.

Abstract translation: 存储器系统包括接口，非易失性存储器和控制器。 该接口被配置为通过不安全的通信链路与外部主机进行通信。 非易失性存储器预先编程有设备标识符和相应的初始化密钥，该设备标识符和相应的初始化密钥另外存储在位于存储器系统外部的数据库中，并且主机可安全地访问该数据库。 控制器被配置为向主机发送设备标识符，以通过接口从主机接收在主机中生成的绑定信息，以至少使用接收到的绑定信息和预编程的初始化密钥生成绑定信息， 基于主机从数据库安全地获得的初始化密钥来匹配在主机中生成的第二绑定密钥并且使用第一绑定密钥通过通信链路与主机进行安全通信的第一绑定密钥。

公开(公告)号：KR20200139294A

公开(公告)日：2020-12-14

申请号：KR20190065292

申请日：2019-06-03

Applicant: WINBOND ELECTRONICS CORP

Inventor： ADMON ITAY ,  TASHER NIR ,  LUKO MARK

IPC: G06F9/4401 ,  G06F1/24 ,  G11C16/20

Abstract: 메모리장치는비휘발성메모리(NVM) 및회로를포함한다. 이회로는프로세서에대한메모리액세스동작을실행하기위해 NVM을준비하고초기화하고, NVM의준비및 초기화의적어도일부동안프로세서가부트스트랩되는것을방지함으로써, NVM이준비되기전에프로세서로부터메모리액세스동작이수신되지않는것을확실히하도록구성된다.

公开(公告)号：ES2606693T3

公开(公告)日：2017-03-27

申请号：ES14179703

申请日：2014-08-04

Applicant: WINBOND ELECTRONICS CORP

Inventor： TASHER NIR

IPC: G06F1/10 ,  G01R31/317 ,  G01R31/3185

Abstract: Un circuito (20) integrado "CI", que comprende: Un circuito (24) de árbol de reloj configurado para distribuir una señal de reloj en el circuito (20) integrado; y un circuito de protección registrado por varias instancias de la señal de reloj que se muestrean en múltiples puntos de muestreo en el circuito (24) árbol de reloj, en la que el circuito (20) integrado se caracteriza porque: El circuito de protección se configura para detectar una falla en el circuito (24) árbol de reloj en respuesta a una anomalía en una o más de las instancias de la señal de reloj; y El circuito de protección comprende una cascada de etapas (52) de lógica que se registran por las instancias respectivas de la señal de reloj y un detector (48) que está configurado para detectar la falla al identificar una desviación en la salida de la cascada desde una salida esperada.

公开(公告)号：ES2683998T3

公开(公告)日：2018-10-01

申请号：ES14168529

申请日：2014-05-15

Applicant: WINBOND ELECTRONICS CORP

Inventor： TASHER NIR ,  KALUZHNY URI ,  WEISER TSACHI ,  TEPER VALERY

IPC: G11C29/12 ,  G06F12/14 ,  G06F21/79 ,  G11C7/24 ,  G11C16/22 ,  G11C29/44

Abstract: Un método que comprende: en un dispositivo (24) de memoria que comprende una memoria (40) y un controlador (32) de memoria que opera en un modo de prueba, el controlador (32) de memoria recibe un vector de datos de prueba para ser escrito en la memoria (40); escribir el vector de datos de prueba en la memoria (40) solo si el vector de datos de prueba pertenece a un conjunto predefinido de vectores de datos de prueba almacenados en el controlador (32) de memoria; y si el vector de datos de prueba no pertenece al conjunto predefinido de vectores de datos de prueba, convirtiendo por el controlador (32) de memoria el vector de datos de prueba recibido a uno de los vectores de datos de prueba del conjunto predefinido de vectores de datos de prueba, y escribiendo por el controlador (32) de memoria el vector de datos de prueba convertido a la memoria (40).

公开(公告)号：ES2981578T3

公开(公告)日：2024-10-09

申请号：ES14179710

申请日：2014-08-04

Applicant: WINBOND ELECTRONICS CORP

Inventor： TASHER NIR ,  TEPER VALERY ,  CHENG DENNIS CHIN ,  HUANG KOYING

IPC: G01R31/28 ,  G01R19/165 ,  G01R19/25 ,  G01R19/30 ,  G01R31/30 ,  G01R31/317 ,  G06F21/75

公开(公告)号：ES2826985T3

公开(公告)日：2021-05-19

申请号：ES14185186

申请日：2014-09-17

Applicant: WINBOND ELECTRONICS CORP

Inventor： KALUZHNY URI ,  TASHER NIR ,  ALON MOSHE ,  TEPER VALERY ,  HERSHMAN ZIV

IPC: H04L9/06 ,  G06F21/85 ,  H04L9/32

Abstract: Un aparato de protección de datos (24) que comprende: una interfaz, que se configura para comunicarse a través de un enlace de comunicación (34); y caracterizado por un circuito lógico, que se configura para convertir entre un primer flujo de bits de texto plano(DX) y un segundo flujo de bits cifrados (CX) que se intercambian a través del enlace de comunicación (34), aplicando una cascada de una operación de cifrado de flujo y una operación de mezcla que mapea criptográficamente bits de entrada a bits de salida, en el que el enlace de comunicación (34) se conecta entre un dispositivo de memoria (24) y un procesador, y los bits cifrados intercambiados a través del enlace de comunicación (34) comprenden un código de software que se ejecuta en tiempo real en el procesador, en el que el circuito lógico se configura para aplicar la operación de mezcla multiplicando los bits de entrada por una clave de mezcla no constante respectiva en un campo de Galois, GF, y en el que el circuito lógico se configura para actualizar iterativamente la clave de mezcla (K) en coordinación con un aparato remoto (28) en un lado opuesto del enlace de comunicación (34), multiplicando la clave de mezcla (K) en el respectivo GF por un elemento constante o por el inverso multiplicativo GF del elemento constante, de modo que en cualquier momento dado la clave de mezcla es el inverso multiplicativo GF de una clave de mezcla correspondiente (K-1) usada por el aparato remoto (28).

公开(公告)号：ES2807214T3

公开(公告)日：2021-02-22

申请号：ES16196520

申请日：2016-10-31

Applicant: WINBOND ELECTRONICS CORP

Inventor： TEPER VALERY ,  TASHER NIR

IPC: G09C1/00 ,  H04L9/00

Abstract: Un circuito electrónico (110, 400, 700, 800) con protección contra interceptación por análisis de potencia, que comprende: un elemento de almacenamiento (420) configurado para almacenar un conjunto de bits correspondientes a valores correctos, en el que el elemento de almacenamiento (420) es accionado por una primera señal de reloj (clk/2 520) que tiene una primera frecuencia; un generador de bits aleatorios (440), configurado para generar un bit aleatorio (R0, R1, Ri) para cada uno del conjunto de bits almacenado correspondiente a los valores correctos respectivamente, siendo dicho generador de bits aleatorios accionado por la primera señal de reloj; un indicador (450), accionado por una segunda señal de reloj en una segunda frecuencia que es de dos veces la primera frecuencia, configurado para proporcionar un primer valor para un primer ciclo de la segunda señal de reloj y un segundo valor para un segundo ciclo de la segunda señal de reloj; una pluralidad de selectores (L0, L1), acoplados al elemento de almacenamiento (420) y al generador de bits aleatorios (440), siendo cada selector accionado por uno de los bits aleatorios y estando configurado ya sea para el bit correspondiente del conjunto de bits almacenado correspondiente a los valores correctos, o para un bit reemplazado, en el que el primer valor permite que un valor aleatorio sea proporcionado como el bit reemplazado, y el segundo valor permite que el valor correcto sea establecido como el bit reemplazado; y una unidad lógica combinacional (410), acoplada a la pluralidad de selectores (L0, L1), configurada para proporcionar un siguiente conjunto de bits de estado (N0, N1, 540) luego de dos ciclos de la segunda señal de reloj al elemento de almacenamiento (420), en el que la unidad lógica combinacional (410) está configurada para realizar un primer cálculo lógico en la salida de la pluralidad de selectores (L0, L1) incluyendo cada uno de los bits reemplazados en el primer ciclo, y está configurada para realizar un último cálculo lógico sobre todo el conjunto de bits almacenado correspondiente a los valores correctos en el segundo ciclo.

公开(公告)号：ES2928315T3

公开(公告)日：2022-11-17

申请号：ES19194512

申请日：2019-08-30

Applicant: WINBOND ELECTRONICS CORP

Inventor： ADMON ITAY ,  TASHER NIR ,  LUKO MARK

IPC: G11C16/20 ,  G11C5/14 ,  G11C7/10 ,  G11C7/20

Abstract: Un dispositivo de memoria (108) incluye una memoria no volatil (112) y un circuito. El circuito está configurado para inicializar y preparar la memoria no volátil (112) para ejecutar operaciones de acceso a la memoria para un procesador (102), y para asegurarse de que no se reciban operaciones de acceso a la memoria desde el procesador (102) antes de que se la memoria volátil (112) está lista, evitando que el procesador (102) arranque durante al menos parte de la inicialización y preparación de la memoria no volátil (112). (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2873598T3

公开(公告)日：2021-11-03

申请号：ES17191517

申请日：2017-09-18

Applicant: WINBOND ELECTRONICS CORP

Inventor： TASHER NIR ,  ADMON ITAY

IPC: G06F21/60 ,  G06F16/903

Abstract: Un sistema de memoria (32), que comprende: Una interfaz (50B) configurada para comunicarse a través de un enlace de comunicación no seguro (LINK) con un host (28) externo al sistema de memoria (32); una memoria no volátil (44) pre-programada con al menos un identificador de dispositivo (DEV-ID) y una clave de inicialización correspondiente (I-KEY), en el que el identificador de dispositivo (DEV-ID) y la clave de inicialización correspondiente (I-KEY) se almacenan adicionalmente en una base de datos (DB) externa al sistema de memoria (32), el host (28) puede acceder de forma segura a la base de datos (DB); y un controlador (48) configurado para: Enviar el identificador de dispositivo (DEV-ID) al host (28); Recibir desde el host (28), a través de la interfaz (50B), Información de enlace (BINDING INFO) generada en el host (28); generar, utilizando al menos la información de enlace recibida (BINDING INFO) y la clave de inicialización pre-programada (72), una primera clave de enlace que coincida con una segunda clave de enlace, en el que se genera la segunda clave de enlace en el host (28) en base a la clave de inicialización (I-KEY) obtenida de forma segura por el host (28) de la base de datos (DB) mediante la consulta de la base de datos (DB) mediante el identificador de dispositivo (DEV-ID) recibido del controlador (48); y. Comunicarse de forma segura con el host (28) a través del enlace de comunicación (LINK) mediante la primera clave de enlace, en el que el controlador (48) está configurado para recibir una firma de memoria calculada sobre el contenido pre-programado de la memoria no volátil (44), para autenticar el contenido real de la memoria no volátil (44) utilizando la firma de memoria, y utilizar la primera clave de enlace para comunicarse con el host (28) sólo si la firma de memoria se autenticó con éxito, en el que la base de datos (DB) almacena la firma de memoria en asociación con el identificador de dispositivo (DEV-ID), y en el que el controlador (48) está configurado para recibir, desde el host (28), la firma de memoria que fue recuperada por el host de la base de datos (DB) usando el identificador de dispositivo (DEV-ID).