-
公开(公告)号：KR20180065890A
公开(公告)日：2018-06-18
申请号：KR20170150884
申请日：2017-11-13
Applicant: WINBOND ELECTRONICS CORP
Inventor： YANO MASARU
CPC classification number: G11C13/00 , G11C16/02 , G11C16/10 , G11C16/30 , G11C29/02 , G11C29/12 , G11C29/38
Abstract: 출하후의열적영향에의한신뢰성저하를방지하는반도체장치및 그조정방법을제공한다. 본발명의반도체장치는, BIST 회로(110)와저항변화형메모리를포함한다. BIST 회로(110)는, 저항변화형메모리의재포밍을행하기위한재포밍정보설정부(230)를포함하고, 포밍실행부(220) 또는테스트실행부(210)에의한동작이이루어졌을때, 재포밍정보설정부(230)에플래그「1」이설정된다. 그리고, IR 리플로우에의해회로기판에의실장후에전원이투입되었을때, BIST 제어부(200)는, 재포밍정보설정부(230)의플래그를참조하여플래그가「1」이면포밍실행부(220)에저항변화형메모리의재포밍을실행시킨다.
-
公开(公告)号：KR20180031568A
公开(公告)日：2018-03-28
申请号：KR20170114748
申请日：2017-09-07
Applicant: WINBOND ELECTRONICS CORP
Inventor： YANO MASARU
IPC: H04L9/32
CPC classification number: H04L9/3278 , G06F11/0745 , G11C7/24 , H04L9/34
Abstract: [과제] 디바이스고유의정보의생성방법을개선한반도체장치를제공한다. [해결수단] 본발명의반도체장치(200)는, 복수의동작환경에서동작되는코드생성용회로(230)와, 코드생성용회로(230)로부터출력되는동작정보를취득하는동작정보취득부(252)와, 취득된동작정보의더미코드를검출하는더미검출부(254)와, 검출된더미에의거해서코드정보를생성하고, 이것을불휘발성기억부(240)에격납하는코드정보생성부(256)와, 호스트장치(100)로부터코드정보의요구가있었을때, 이것에응답해서불휘발성기억부(240)로부터코드정보(242)를독출하고, 이것을호스트장치(100)에출력하는코드정보독출부(258)를포함한다. 코드정보(242)가호스트장치(100)에저장된후, 코드정보(242)는코드정보소거부(260)에의해소거된다.
Abstract translation: 提供了一种半导体器件。 该半导体器件包括唯一信息生成部分，检测部分，存储器部分和读出部分。 唯一信息生成部分在多个操作环境中操作以生成唯一信息。 独特的信息包括稳定的信息和不稳定的信息。 稳定信息在多个操作环境中是恒定的，并且不稳定信息在多个操作环境中的至少两个中是不同的。 检测部分检测不稳定的信息。 存储器部分存储用于识别不稳定信息的唯一信息和识别信息。 读出部分读出唯一信息和识别信息，并将唯一信息和识别信息输出到外部。
-
公开(公告)号：JP2011253591A
公开(公告)日：2011-12-15
申请号：JP2010126880
申请日：2010-06-02
Applicant: Winbond Electronics Corp , ウィンボンド・エレクトロニクス株式会社
Inventor： YANO MASARU , YOSHIDA MUNEHIRO , AOKI MINORU , ARAKAWA KENICHI
Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor memory capable of reducing capacity interference between memory cells and writing data in a short period of time.SOLUTION: The semiconductor memory 10 has: a memory cell array which includes nonvolatile memory cells arranged in a matrix shape and can store i value data, and in which a plurality of memory cells are connected in series to form one cell unit, each unit cell is connected to a bit line in a corresponding column direction, and a memory cell in a row direction is connected to a corresponding word line; selecting means for selecting a page; holding means for holding write data; and write control means for using the write data held by the holding means to perform writing on the selected page. The write control means has a DBL write sequence for performing writing on the selected page, and an Oneway write sequence for dividing the selected page into a plurality of groups after the DBL write sequence, and performing writing on each divided group.
Abstract translation: 要解决的问题：提供能够在短时间内减少存储单元之间的容量干扰并写入数据的半导体存储器。 解决方案：半导体存储器10具有：存储单元阵列，其包括以矩阵形状排列并且可以存储i值数据的非易失性存储单元，并且其中多个存储器单元串联连接以形成一个单元单元， 每个单位单元被连接到相应列方向上的位线，并且行方向上的存储单元连接到对应的字线; 用于选择页面的选择装置; 用于保存写入数据的保持装置; 以及写入控制装置，用于使用由保持装置保存的写入数据在所选择的页面上执行写入。 写入控制装置具有用于在所选择的页面上执行写入的DBL写入序列和用于在DBL写入序列之后将所选择的页面分成多个组的单向写入序列，并且对每个划分的组执行写入。 版权所有（C）2012，JPO＆INPIT
-
公开(公告)号：JP2017079088A
公开(公告)日：2017-04-27
申请号：JP2015207736
申请日：2015-10-22
Inventor： YANO MASARU
CPC classification number: G11C16/10 , G11C7/02 , G11C7/18 , G11C16/0483 , G11C16/08 , G11C16/16 , G11C16/24 , G11C16/26
Abstract: 【課題】低消費電力化、高速化、小型化を図ることができる改良されたレイアウト構成を有する不揮発性半導体記憶装置を提供する。【解決手段】本発明のフラッシュメモリは、NAND型のストリングが形成されたメモリアレイ110を含む。メモリアレイ110は、複数のグローバルブロックを含み、1つのグローバルブロックが複数のブロックを含み、1つのブロックが複数のNAND型のストリングを含む。複数のローカルビット線は、1つのグローバルブロック内の複数のブロックの各々に共通であり、複数のグローバルビット線は、複数のグローバルブロックに共通であり、1つのグローバルビット線とn本のローカルビット線との間の選択的に接続する接続手段を含む。読出し動作またはプログラム動作を行うときに、1つのグローバルビット線がn本のローカルビット線によって共有される。【選択図】図2
-
公开(公告)号：JP2014203498A
公开(公告)日：2014-10-27
申请号：JP2013081020
申请日：2013-04-09
Inventor： YANO MASARU
Abstract: 【課題】電力消費を抑制しかつ高速動作が可能なフラッシュメモリを提供する。【解決手段】フラッシュメモリ100は、メモリアレイ110と、ワード線選択回路160と、メモリアレイの各ビット線に結合され、選択されたビット線を流れる電流を検出する電流検出型のセンス回路170と、メモリアレイの選択されたブロックのメモリセルのデータを消去する消去手段とを含む。消去手段は、消去されたブロックの各ビット線に流れる電流が第1の値より大きいか否かを判定し、各ビット線を流れる電流が第1の値以上であれば消去ベリファイを終了する消去シーケンスと、消去されたブロックの全ワード線にソフトプログラム電圧を印加し、各ビット線に流れる電流が第2の値よりも小さいか否かを判定するソフトプログラムベリファイを行い、各ビット線を流れる電流が第2の値よりも小さければソフトプログラムシーケンスを終了するシーケンスとを含む。【選択図】図2
Abstract translation: 要解决的问题：提供能够抑制功耗并执行高速操作的闪速存储器。解决方案：闪速存储器100包括：存储器阵列110; 字线选择电路160; 电流检测型检测电路170，其连接到每个存储器阵列并检测流过所选位线的电流; 并且擦除意味着擦除存储器阵列中的所选块的存储器单元的数据。 擦除装置包括：擦除序列，其中确定流过已经执行擦除的块的每个位线的电流是否大于第一值，并且如果流过每个位的电流 大于第一个值，擦除验证完成; 以及将软编程电压施加到已经执行了擦除的块的所有字线的顺序，用于确定流过每个位线的电流是否小于第二个的软程序验证 值，并且如果流过每个位线的电流小于第二值，则完成软程序序列。
-
Patent Agency Ranking
公开(公告)号：JP2013021202A
公开(公告)日：2013-01-31
申请号：JP2011154453
申请日：2011-07-13
Applicant: Winbond Electronics Corp , ウィンボンド エレクトロニクス コーポレーション
Inventor： YANO MASARU , LOOPING CHANG
IPC: H01L21/8247 , G11C16/04 , G11C16/06 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: G11C16/24 , G11C16/0483
Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor storage device capable of miniaturizing a bit line selection circuit and driving bit lines at a high speed.SOLUTION: A flash memory 10 has: a memory array 100 in which a plurality of cell units NU are arranged in a matrix; and a bit line selection circuit 200 selecting bit lines connected to the cell units NU. The bit line selection circuit 200 has: a first selection part 210 including selection transistors SEL_e, SEL_o and BLS for selectively connecting an even-numbered bit line GBL_e and an odd-numbered bit line GBL_o to a sense circuit; and a second selection part 220 including bias transistors YSEL_e and YSEL_o for selectively applying a bias voltage to the even-numbered bit line GBL_e and the odd-numbered bit line GBL_o. The bias transistors YSEL_e and YSEL_o of the second selection part 220 are formed in a well in common with a storage element.
Abstract translation: 要解决的问题：提供能够使位线选择电路小型化并且高速驱动位线的半导体存储装置。 解决方案：闪速存储器10具有：存储器阵列100，其中多个单元单元NU以矩阵形式布置; 以及位线选择电路200，选择连接到单元单元NU的位线。 位线选择电路200具有：包括选择晶体管SEL_e，SEL_o和BLS的第一选择部分210，用于选择性地将偶数位线GBL_e和奇数位线GBL_o连接到感测电路; 以及包括用于选择性地向偶数位线GBL_e和奇数位线GBL_o施加偏置电压的偏置晶体管YSEL_e和YSEL_o的第二选择部分220。 第二选择部分220的偏置晶体管YSEL_e和YSEL_o形成在与存储元件共同的井中。 版权所有（C）2013，JPO＆INPIT
-
公开(公告)号：JP2012018706A
公开(公告)日：2012-01-26
申请号：JP2010153979
申请日：2010-07-06
Applicant: Winbond Electronics Corp , ウィンボンド・エレクトロニクス株式会社
Inventor： KAMINAGA TAKEHIRO , YANO MASARU , YOSHIDA MUNEHIRO , AOKI MINORU , ARAKAWA KENICHI
Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor memory capable of accurately controlling a shift amount of a threshold of a memory cell.SOLUTION: A semiconductor memory in the present invention comprises: a memory cell array 100 including multiple memory cells which are arranged in a form of matrix and are capable of accumulating an electric charge; row selection means for selecting a memory cell in a row direction of the memory cell array; and write control means for writing data by applying a write pulse to the memory cell selected by the row selection means. When the write control means applies at least first and second temporally-continued write pulses P1 and P2, the second write pulse P2 has a low-voltage width portion VpgmL lower than a voltage of the first write pulse 1, and a high-voltage width portion VpgmH higher than a voltage of the first write pulse.
Abstract translation: 解决的问题：提供能够精确地控制存储单元的阈值的偏移量的半导体存储器。 解决方案：本发明的半导体存储器包括：存储单元阵列100，其包括以矩阵形式排列并且能够积累电荷的多个存储单元; 行选择装置，用于选择存储单元阵列的行方向上的存储单元; 以及写入控制装置，用于通过向由行选择装置选择的存储单元施加写入脉冲来写入数据。 当写入控制装置至少施加第一和第二时间连续写入脉冲P1和P2时，第二写入脉冲P2具有低于第一写入脉冲1的电压的低电压宽度部分VpgmL，并且高电压宽度 部分VpgmH高于第一写入脉冲的电压。 版权所有（C）2012，JPO＆INPIT
-
公开(公告)号：JP2014078308A
公开(公告)日：2014-05-01
申请号：JP2012226536
申请日：2012-10-12
Applicant: Winbond Electronics Corp , ウィンボンド エレクトロニクス コーポレーション
Inventor： YANO MASARU
CPC classification number: G11C16/16 , G11C16/10 , G11C16/3454
Abstract: PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory capable of providing an appropriate program voltage and erasure voltage according to a state of a memory cell.SOLUTION: A nonvolatile semiconductor memory has: a memory array; program means for programming data to a selected page by applying one or more writing pulses to the selected page; and erasure means for erasing data of a selected block by applying one or more erasure pulses to the selected block. An initial value of the writing pulses when the respective pages are programmed by writing means after erasure and an initial value of the erasure pulses when the block is erased are written in a spare area in the block. Writing means before erasure performs writing before erasure on the basis of the initial value of the writing pulses, and the erasure means erases the selected block on the basis of the initial value of the erasure pulses.
Abstract translation: 要解决的问题：提供一种能够根据存储单元的状态提供适当的编程电压和擦除电压的非易失性半导体存储器。解决方案：非易失性半导体存储器具有：存储器阵列; 程序装置，用于通过将一个或多个写入脉冲施加到所选择的页面来将数据编程到所选择的页面; 以及擦除装置，用于通过向所选择的块应用一个或多个擦除脉冲来擦除所选块的数据。 写入脉冲的初始值被写入块中的备用区域时，写入脉冲的初始值被写入擦除后的写入装置的写入装置和擦除脉冲的初始值。 在擦除之前的写入装置根据写入脉冲的初始值在擦除之前执行写入，并且擦除装置根据擦除脉冲的初始值擦除所选择的块。
-
公开(公告)号：JP2014049149A
公开(公告)日：2014-03-17
申请号：JP2012189479
申请日：2012-08-30
Applicant: Winbond Electronics Corp , ウィンボンド エレクトロニクス コーポレーション
Inventor： YANO MASARU , LOOPING CHANG
IPC: G11C16/06 , G11C16/02 , G11C16/04 , H01L21/336 , H01L21/8247 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: G11C16/26 , G11C16/0483
Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor storage device achieving high-speed readout by a downsized sense circuit.SOLUTION: The semiconductor storage device includes: bit lines GBL_e and GBL_o each connected to a drain side of a cell unit NU; a common even-numbered source line SL_e connected to a source side of an even-number-th cell unit; a common odd-numbered source line SL_o connected to the source side of an odd-number-th cell unit; a first selection part 210 for selecting a bit line to be connected to a sense circuit 160; a second selection part 220 for selecting a bit line to be connected to a virtual potential VPRE; and a source voltage feeding part 230 for feeding voltage to the common even-numbered source line SL_e and the common odd-numbered source line SL_o. When the GBL_e is selected, a precharge voltage is supplied to the GBL_o from the virtual potential VPRE, the precharge voltage is supplied to the SL_o from the source voltage feeding part 230, and a ground potential is supplied to the SL_e from the source voltage feeding part 230.
Abstract translation: 要解决的问题：提供一种通过小型化感测电路实现高速读出的半导体存储装置。解决方案：半导体存储装置包括：各自连接到单元单元NU的漏极侧的位线GBL_e和GBL_o; 连接到偶数单元单元的源极的公共偶数源极线SL_e; 连接到第奇单元单元的源极的公共奇数源极线SL_o; 用于选择要连接到感测电路160的位线的第一选择部分210; 用于选择要连接到虚拟电位VPRE的位线的第二选择部分220; 以及用于将电压馈送到公共偶数源极线SL_e和公共奇数源极线SL_o的源极电压馈送部230。 当选择GBL_e时，从虚拟电位VPRE向GBL_o提供预充电电压，将预充电电压从源极电压馈送部230提供给SL_o，并且将接地电位从源电压馈送提供给SL_e 第230部分。
-
公开(公告)号：JP2012027979A
公开(公告)日：2012-02-09
申请号：JP2010165951
申请日：2010-07-23
Applicant: Winbond Electronics Corp , ウィンボンド・エレクトロニクス株式会社
Inventor： AOKI MINORU , YANO MASARU
IPC: G11C16/02
Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor memory which can decrease threshold distribution width after deletion.SOLUTION: A semiconductor memory according to the present invention includes: a memory cell array which includes memory cells arranged in a matrix and in which multiple cell units configured by connecting the memory cells in series are formed; erasing means which applies an erasure voltage to a selected memory cell and erases data accumulated in the memory cell; verification means which verifies an erasure state of the selected memory cell; and erasure voltage determination means which determines an erasure voltage to be applied by the erasing means. The verification means includes verification before deletion and verification after deletion. When the verification after deletion is failed, the erasure voltage determination means determines the voltage of a erasure pulse which is applied next in response to the verification result of the verification before deletion.
Abstract translation: 要解决的问题：提供可以减少删除之后的阈值分布宽度的半导体存储器。 解决方案：根据本发明的半导体存储器包括：存储单元阵列，其包括以矩阵形式布置的存储单元，其中形成通过串联连接存储单元而配置的多个单元单元; 擦除装置，其将擦除电压施加到所选择的存储单元并擦除存储在存储单元中的数据; 验证装置，其验证所选存储单元的擦除状态; 以及擦除电压确定装置，其确定由擦除装置施加的擦除电压。 验证手段包括删除后的验证和删除后的验证。 当删除后的验证失败时，擦除电压确定装置响应于删除之前的验证的验证结果来确定下一次应用的擦除脉冲的电压。 版权所有（C）2012，JPO＆INPIT
-
-
-
-
-
-
-
-
-
Search Results
15
records
(took 0.028 seconds)
