公开(公告)号：CN101923133B

公开(公告)日：2012-11-07

申请号：CN201010023116.9

申请日：2010-01-21

Applicant: 上海大学

Inventor： 李娇 ,  张金艺 ,  杨晓冬 ,  蔡万林 ,  施慧 ,  张冬 ,  黄徐辉 ,  翁寒一 ,  丁梦玲

IPC: G01R31/02

Abstract: 本发明涉及一种集成电路片上系统核间连线故障的测试系统和方法。本系统包含有为完善集成电路片上系统中IP核间连线故障测试和IP核内故障测试而增加的电路结构和基于此电路结构运行的测试寻访机制。本发明能够对集成电路片上系统的IP核间连线进行测试，测试覆盖的故障类型包括：固零故障、固一故障、开路故障、短路故障、延迟故障和噪声故障；通过添加硬件结构分解边缘封装单元扫描链以实现并行测试总线的充分利用和测试时间的缩短；通过输出型边缘封装单元自动生成测试矢量，通过输入型边缘封装单元捕获测试响应，进一步缩短测试时间；本结构与核内测试结构兼容，实现了较高的灵活性以及测试资源的充分利用，使整个集成电路片上系统的故障覆盖率进一步提高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。

公开(公告)号：CN101587166B

公开(公告)日：2012-06-27

申请号：CN200910053852.6

申请日：2009-06-26

Applicant: 上海大学

Inventor： 张金艺 ,  李娇 ,  王佳 ,  翁寒一 ,  蔡万林 ,  张冬 ,  杨晓冬 ,  施慧 ,  黄徐辉 ,  杨毅

IPC: G01R31/28 ,  G01R31/317

Abstract: 本发明涉及一种片上系统中嵌入式逻辑芯核的故障测试系统。它是为完善片上系统可测试性而增加的电路，其电路由一个测试访问通道组、n个测试环、n个逻辑芯核测试控制单元、一个逻辑芯核测试控制总线和一个逻辑芯核测试选择控制单元组成，n为片上系统中逻辑芯核的数量。采用本发明，能够对各个已深深嵌入片上系统内的逻辑芯核实现全面的测试访问，并且能够保证各个逻辑芯核在测试过程中的相互隔离和有效控制。本发明电路结构简单，适用于各种使用嵌入式逻辑芯核重用设计方法构建的片上系统。

公开(公告)号：CN101587166A

公开(公告)日：2009-11-25

申请号：CN200910053852.6

申请日：2009-06-26

Applicant: 上海大学

Inventor： 张金艺 ,  李娇 ,  王佳 ,  翁寒一 ,  蔡万林 ,  张冬 ,  杨晓冬 ,  施慧 ,  黄徐辉 ,  杨毅

IPC: G01R31/28 ,  G01R31/317

Abstract: 本发明涉及一种片上系统中嵌入式逻辑芯核的故障测试系统。它是为完善片上系统可测试性而增加的电路，其电路由一个测试访问通道组、n个测试环、n个逻辑芯核测试控制单元、一个逻辑芯核测试控制总线和一个逻辑芯核测试选择控制单元组成，n为片上系统中逻辑芯核的数量。采用本发明，能够对各个已深深嵌入片上系统内的逻辑芯核实现全面的测试访问，并且能够保证各个逻辑芯核在测试过程中的相互隔离和有效控制。本发明电路结构简单，适用于各种使用嵌入式逻辑芯核重用设计方法构建的片上系统。

公开(公告)号：CN101923133A

公开(公告)日：2010-12-22

申请号：CN201010023116.9

申请日：2010-01-21

Applicant: 上海大学

Inventor： 李娇 ,  张金艺 ,  杨晓冬 ,  蔡万林 ,  施慧 ,  张冬 ,  黄徐辉 ,  翁寒一 ,  丁梦玲

IPC: G01R31/02

Abstract: 本发明涉及一种集成电路片上系统核间连线故障的测试系统和方法。本系统包含有为完善集成电路片上系统中IP核间连线故障测试和IP核内故障测试而增加的电路结构和基于此电路结构运行的测试寻访机制。本发明能够对集成电路片上系统的IP核间连线进行测试，测试覆盖的故障类型包括：固零故障、固一故障、开路故障、短路故障、延迟故障和噪声故障；通过添加硬件结构分解边缘封装单元扫描链以实现并行测试总线的充分利用和测试时间的缩短；通过输出型边缘封装单元自动生成测试矢量，通过输入型边缘封装单元捕获测试响应，进一步缩短测试时间；本结构与核内测试结构兼容，实现了较高的灵活性以及测试资源的充分利用，使整个集成电路片上系统的故障覆盖率进一步提高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。

公开(公告)号：CN2711907Y

公开(公告)日：2005-07-20

申请号：CN200420022289.9

申请日：2004-04-27

Applicant: 上海大学 ,  上海上大众芯微电子有限公司

Inventor： 张金艺 ,  何建波 ,  卞爱琴 ,  施慧 ,  王俭 ,  李娇

IPC: H01L27/00 ,  H01L21/50

CPC classification number: H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/10253 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本实用新型涉及一种数模混合型叠加图文信息于视频信号用芯片。它包含芯片底座、硅片、硅片封盖以及通过键合线与硅片连接而处于芯片底座边缘的引脚，其电路由地址码生成单元、内部时序控制单元、自激振荡单元、视频同步信号处理提取与处理单元和叠加信息处理单元组成。本实用新型能直接对摄像机输出标准模拟视频信号进行视频同步信号的提取与处理，结合芯片本身的一个自激振荡信号，产生一组能访问芯片外叠加图文信息存储器件的地址码信号、读信号和控制内部电路协调工作的控制信号，并将由片外叠加图文信息存储器件读入的并行数据转换成串行数据输出，用于在视频信号中实时叠加入80个16×16点阵图文信息(分四行，每行20个16×16点阵符号)。本实用新型体积小、价格低廉，而且还能安装于摄像机内，适用于各种摄像监控系统。