公开(公告)号：CN102323536A

公开(公告)日：2012-01-18

申请号：CN201110142785.2

申请日：2011-05-31

Applicant: 上海大学

Inventor： 张金艺 ,  丁梦玲 ,  李娇 ,  段苏阳 ,  吴玉见 ,  王春华

IPC: G01R31/3177

Abstract: 本发明涉及一种片上系统中高速超宽总线故障测试系统和方法。它包含有为完善片上系统可测试性而增加的电路和基于此电路运行的测试流程，其电路由一个测试访问通道组、六条测试链路和一组高速超宽总线测试控制线组成；其测试流程由单向型高速超宽总线测试流程和双向型高速超宽总线测试流程组成。采用本发明，能够对片上系统中的高速超宽总线实现全面的测试访问，完成高速超宽总线上信号完整性故障和固定逻辑值故障的测试，并且能够保证各条总线在测试过程中的相互隔离和有效控制。本发明电路结构简单、测试流程简捷，适用于片上系统中各种类型的高速超宽总线。

公开(公告)号：CN102012480B

公开(公告)日：2014-04-02

申请号：CN201010291157.6

申请日：2010-09-21

Applicant: 上海大学

Inventor： 张金艺 ,  翁寒一 ,  李娇 ,  蔡万林 ,  丁梦玲 ,  黄徐辉 ,  王春华 ,  段苏阳 ,  吴玉见

IPC: G01R31/3185

Abstract: 本发明涉及一种多级排序算法运用于片上系统内嵌逻辑芯核测试调度的方法。其操作步骤为调度矩阵Z建立与初始化、调度矩阵Z行扩展、调度矩阵Z行收缩、调度矩阵Z总测试带宽-总测试时间(W-T)二维调度排序、调度矩阵Z总测试带宽-调节因子(W-α)双重遍历和报告生成。本发明能够将片上系统内嵌逻辑芯核测试调度和逻辑芯核内测试链路成链两个以往相对独立的问题有效地统一解决，进而能够有效地降低片上系统的测试时间和测试开销。本发明操作方便，适用于各种以扫描链方式完成逻辑芯核可测性设计的片上系统。

公开(公告)号：CN102323536B

公开(公告)日：2013-07-17

申请号：CN201110142785.2

申请日：2011-05-31

Applicant: 上海大学

Inventor： 张金艺 ,  丁梦玲 ,  李娇 ,  段苏阳 ,  吴玉见 ,  王春华

IPC: G01R31/3177

Abstract: 本发明涉及一种片上系统中高速超宽总线故障测试系统和方法。它包含有为完善片上系统可测试性而增加的电路和基于此电路运行的测试流程，其电路由一个测试访问通道组、六条测试链路和一组高速超宽总线测试控制线组成；其测试流程由单向型高速超宽总线测试流程和双向型高速超宽总线测试流程组成。采用本发明，能够对片上系统中的高速超宽总线实现全面的测试访问，完成高速超宽总线上信号完整性故障和固定逻辑值故障的测试，并且能够保证各条总线在测试过程中的相互隔离和有效控制。本发明电路结构简单、测试流程简捷，适用于片上系统中各种类型的高速超宽总线。

公开(公告)号：CN101923133A

公开(公告)日：2010-12-22

申请号：CN201010023116.9

申请日：2010-01-21

Applicant: 上海大学

Inventor： 李娇 ,  张金艺 ,  杨晓冬 ,  蔡万林 ,  施慧 ,  张冬 ,  黄徐辉 ,  翁寒一 ,  丁梦玲

IPC: G01R31/02

Abstract: 本发明涉及一种集成电路片上系统核间连线故障的测试系统和方法。本系统包含有为完善集成电路片上系统中IP核间连线故障测试和IP核内故障测试而增加的电路结构和基于此电路结构运行的测试寻访机制。本发明能够对集成电路片上系统的IP核间连线进行测试，测试覆盖的故障类型包括：固零故障、固一故障、开路故障、短路故障、延迟故障和噪声故障；通过添加硬件结构分解边缘封装单元扫描链以实现并行测试总线的充分利用和测试时间的缩短；通过输出型边缘封装单元自动生成测试矢量，通过输入型边缘封装单元捕获测试响应，进一步缩短测试时间；本结构与核内测试结构兼容，实现了较高的灵活性以及测试资源的充分利用，使整个集成电路片上系统的故障覆盖率进一步提高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。

公开(公告)号：CN102012480A

公开(公告)日：2011-04-13

申请号：CN201010291157.6

申请日：2010-09-21

Applicant: 上海大学

Inventor： 张金艺 ,  翁寒一 ,  李娇 ,  蔡万林 ,  丁梦玲 ,  黄徐辉 ,  王春华 ,  段苏阳 ,  吴玉见

IPC: G01R31/3185

Abstract: 本发明涉及一种多级排序算法运用于片上系统内嵌逻辑芯核测试调度的方法。其操作步骤为调度矩阵Z建立与初始化、调度矩阵Z行扩展、调度矩阵Z行收缩、调度矩阵Z总测试带宽-总测试时间(W-T)二维调度排序、调度矩阵Z总测试带宽-调节因子(W-α)双重遍历和报告生成。本发明能够将片上系统内嵌逻辑芯核测试调度和逻辑芯核内测试链路成链两个以往相对独立的问题有效地统一解决，进而能够有效地降低片上系统的测试时间和测试开销。本发明操作方便，适用于各种以扫描链方式完成逻辑芯核可测性设计的片上系统。

公开(公告)号：CN101923133B

公开(公告)日：2012-11-07

申请号：CN201010023116.9

申请日：2010-01-21

Applicant: 上海大学

Inventor： 李娇 ,  张金艺 ,  杨晓冬 ,  蔡万林 ,  施慧 ,  张冬 ,  黄徐辉 ,  翁寒一 ,  丁梦玲

IPC: G01R31/02

Abstract: 本发明涉及一种集成电路片上系统核间连线故障的测试系统和方法。本系统包含有为完善集成电路片上系统中IP核间连线故障测试和IP核内故障测试而增加的电路结构和基于此电路结构运行的测试寻访机制。本发明能够对集成电路片上系统的IP核间连线进行测试，测试覆盖的故障类型包括：固零故障、固一故障、开路故障、短路故障、延迟故障和噪声故障；通过添加硬件结构分解边缘封装单元扫描链以实现并行测试总线的充分利用和测试时间的缩短；通过输出型边缘封装单元自动生成测试矢量，通过输入型边缘封装单元捕获测试响应，进一步缩短测试时间；本结构与核内测试结构兼容，实现了较高的灵活性以及测试资源的充分利用，使整个集成电路片上系统的故障覆盖率进一步提高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。