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公开(公告)号：CN100533409C
公开(公告)日：2009-08-26
申请号：CN200680006470.2
申请日：2006-07-21
Applicant: 松下电器产业株式会社
Abstract: 用于非易失性存储器的地址管理，将整个逻辑地址空间划分成逻辑地址范围(0至15)，将物理地址空间划分成物理区(分段0至15)。使逻辑地址范围分别与物理区相关联，以管理所述地址。使逻辑地址范围的大小均衡。使与要存储诸如FAT之类被更频繁地重写的数据的逻辑地址范围(0)对应的物理区(分段(0))的大小比其它物理区的大小大，并分配逻辑地址范围和物理区。作为替换，使物理区的大小均衡，设置逻辑地址范围(0)的大小比其它逻辑地址范围的大小小。这样，物理区(分段)的实际重写频率彼此相等，由此能够延长非易失性存储器的寿命。
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公开(公告)号：CN101383933B
公开(公告)日：2012-05-30
申请号：CN200810214940.5
申请日：2008-08-29
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/4022 , G06F13/1684
Abstract: 主机控制器，可以将为了对存储卡的写入等的准备处理等分割为多个单位处理执行。并且，在对存储卡(卡1)进行写入等期间，对新的存储卡(卡2)，重复执行用来执行准备处理中的1单位处理的新卡准备分割处理P11、P12、P13。由此，由对卡(2)的准备处理引起的写入等中断时间被分散，每1次的写入等中断时间被削减。从而能够在由单个的主机控制器控制多个卡插槽的主机中，削减存储卡切换过程中的写入等中断时需要的数据暂存用缓冲存储器。
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Patent Agency Ranking
公开(公告)号：CN101383933A
公开(公告)日：2009-03-11
申请号：CN200810214940.5
申请日：2008-08-29
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/4022 , G06F13/1684
Abstract: 主机控制器，可以将为了对存储卡的写入等的准备处理等分割为多个单位处理执行。并且，在对存储卡(卡1)进行写入等期间，对新的存储卡(卡2)，重复执行用来执行准备处理中的1单位处理的新卡准备分割处理P11、P12、P13。由此，由对卡(2)的准备处理引起的写入等中断时间被分散，每1次的写入等中断时间被削减。从而能够在由单个的主机控制器控制多个卡插槽的主机中，削减存储卡切换过程中的写入等中断时需要的数据暂存用缓冲存储器。
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公开(公告)号：CN101185067A
公开(公告)日：2008-05-21
申请号：CN200680017750.3
申请日：2006-05-18
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/0246 , G06F2212/7201
Abstract: 本发明提供一种存储器控制器，其能够避免在正常动作时由于地址管理表的写回处理所引起的存取速度下降，并且能够缩短在存储器卡初始化时地址管理表的生成时间。存储器控制器(114)具有，暂时存储地址管理表(112)的读写存储器(113)；存储器控制部(122)，在数据的写入目标的物理块从某地址范围切换到其它地址范围时，其向非易失性存储器(115)写入读写存储器中暂时存储的地址管理表和用于将切换后的地址范围特定下来的地址范围确定信息；以及地址管理表生成部(107)，在初始化时基于地址范围确定信息，读取在特定的地址范围内中包含的、用于管理物理块的状态的分布管理信息，并基于读取的分布管理信息生成地址管理表(112)。
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公开(公告)号：CN102750251A
公开(公告)日：2012-10-24
申请号：CN201210139782.8
申请日：2008-08-29
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/4022 , G06F13/1684
Abstract: 存储卡写入或读出方法，由主机控制器对插入多个卡插槽中的存储卡进行写入或读出，将写入或读出的准备处理分割为多个单位处理，在对插入第1卡插槽中的存储卡进行读写的期间，第2卡插槽中被插入了新的存储卡时，反复执行包含步骤a～c的新卡准备分割处理，直至当对新的存储卡的准备处理结束时或者对插入第1插槽中的存储卡进行的写入或读出结束时中在先的某一时刻出现：步骤a，将主机控制器的控制对象从第1卡插槽切换到第2卡插槽；步骤b，执行对新的存储卡的准备处理中的一个单位处理；步骤c，将控制对象从第2卡插槽切换到第1卡插槽。从而在主机控制器控制多个卡插槽时，能削减存储卡切换过程中写入等中断时需要的数据暂存用缓冲存储器。
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公开(公告)号：CN100590608C
公开(公告)日：2010-02-17
申请号：CN200680017750.3
申请日：2006-05-18
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/0246 , G06F2212/7201
Abstract: 本发明提供一种存储器控制器，其能够避免在正常动作时由于地址管理表的写回处理所引起的存取速度下降，并且能够缩短在存储器卡初始化时地址管理表的生成时间。存储器控制器(114)具有，暂时存储地址管理表(112)的读写存储器(113)；存储器控制部(122)，在数据的写入目标的物理块从某地址范围切换到其它地址范围时，其向非易失性存储器(115)写入读写存储器中暂时存储的地址管理表和用于将切换后的地址范围特定下来的地址范围确定信息；以及地址管理表生成部(107)，在初始化时基于地址范围确定信息，读取在特定的地址范围内中包含的、用于管理物理块的状态的分布管理信息，并基于读取的分布管理信息生成地址管理表(112)。
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公开(公告)号：CN101133400A
公开(公告)日：2008-02-27
申请号：CN200680006470.2
申请日：2006-07-21
Applicant: 松下电器产业株式会社
Abstract: 用于非易失性存储器的地址管理，将整个逻辑地址空间划分成逻辑地址范围(0至15)，将物理地址空间划分成物理区(分段0至15)。使逻辑地址范围分别与物理区相关联，以管理所述地址。使逻辑地址范围的大小均衡。使与要存储诸如FAT之类被更频繁地重写的数据的逻辑地址范围(0)对应的物理区(分段(0))的大小比其它物理区的大小大，并分配逻辑地址范围和物理区。最为替换，使物理区的大小均衡，设置逻辑地址范围(0)的大小比其它逻辑地址范围的大小小。这样，物理区(分段)的实际重写频率彼此相等，由此能够延长非易失性存储器的寿命。
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