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公开(公告)号：CN100383546C
公开(公告)日：2008-04-23
申请号：CN200410102426.4
申请日：2004-12-22
Applicant: 松下电器产业株式会社
Inventor： 市川修
IPC: G01R31/3185
CPC classification number: G01R31/318555 , G01R31/318594
Abstract: 一种用于半导体集成电路的测试方法，包括多循环测试步骤和单循环测试步骤。在多循环测试步骤中，数据读出侧触发器按照时钟启动信号来保持数据，以测试多循环路径。在单循环测试步骤中，对于多循环路径无数据俘获。
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公开(公告)号：CN1536581A
公开(公告)日：2004-10-13
申请号：CN200410033451.1
申请日：2004-04-09
Applicant: 松下电器产业株式会社
Inventor： 市川修
IPC: G11C29/00
CPC classification number: G11C29/4401 , G11C29/44 , G11C2029/0405 , G11C2029/1208
Abstract: 本发明的课题是，提供一种实现使用了BIST的存储器的冗余补救，能抑制冗余补救电路面积及扫描测试用电路的面积的增加的半导体集成电路及检查方法。备有：沿列方向具有一组补救用的冗余线的存储器104；测试图形发生部101；判断存储器104中是否存在不良单元的比较部102；检查存储器104时，取入从测试图形发生部101输入给存储器104的信号、以及来自比较部102的每个位的良好与否判断信号，检查存储器周边的逻辑时，用来观测向存储器104的输入信号的第一数据存储部105；表示故障的有无的状态的第二数据存储部106；以及补救可否判断部107，由第二数据存储部106保持第一数据存储部105的数据。
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公开(公告)号：CN1493988A
公开(公告)日：2004-05-05
申请号：CN03156311.2
申请日：2003-08-29
Applicant: 松下电器产业株式会社
Inventor： 市川修
IPC: G06F11/22
CPC classification number: G11C29/12015 , G11C29/36 , G11C2029/3602
Abstract: 本发明提供一种即使半导体集成电路的BIST电路的工作速度受到限制，也能够在存储器的实际工作速度下测试高速存储器的半导体集成电路。为了测试工作在第一时钟下的存储器，集成电路具有工作在第二时钟下用于生成测试数据的第一测试模式生成部分和工作在与第二时钟反相的第三时钟下用于生成测试数据的第二测试模式生成部分。此外，集成电路具有测试数据选择部分，用于根据第二时钟的信号值选择输出分别由第一测试模式生成部分输出的测试数据或第二测试模式生成部分输出的测试数据中的一个，从而将选中的测试数据作为测试数据输入到存储器中。第二时钟的频率是第一时钟频率的一半。
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公开(公告)号：CN1870178B
公开(公告)日：2010-05-12
申请号：CN200610084680.5
申请日：2006-05-29
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/24 , G11C29/802
Abstract: 本发明提供一种含有测试电路的半导体器件，可抑制电路面积的增加，同时有效执行解救信息的传送。进行冗余存储器(11)、(12)的解救处理的解救处理部(21)、(22)具有多个故障解救部(211)～(21y)、(221)～(22x)，该故障解救部具有成为解救信息存储部的移位寄存器电路(Ln1)～(Lny)、(L11)～(L1x)。移位寄存器电路(Ln1)、...串行连接以可依次传送数据。测试电路(30)对冗余存储器(11)、(12)进行检测，串行输出用于解救故障单元的解救信息(S3)。解救处理部(21)、(22)使用其数据传送动作将该解救信息(S3)存储在移动寄存器(Ln1)、...中。
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Patent Agency Ranking
公开(公告)号：CN1641371A
公开(公告)日：2005-07-20
申请号：CN200410102426.4
申请日：2004-12-22
Applicant: 松下电器产业株式会社
Inventor： 市川修
IPC: G01R31/3185
CPC classification number: G01R31/318555 , G01R31/318594
Abstract: 一种用于半导体集成电路的测试方法，包括多循环测试步骤和单循环测试步骤。在多循环测试步骤中，数据读出侧触发器按照时钟启动信号来保持数据，以测试多循环路径。在单循环测试步骤中，对于多循环路径无数据俘获。
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公开(公告)号：CN100483559C
公开(公告)日：2009-04-29
申请号：CN200410033451.1
申请日：2004-04-09
Applicant: 松下电器产业株式会社
Inventor： 市川修
IPC: G11C29/00
CPC classification number: G11C29/4401 , G11C29/44 , G11C2029/0405 , G11C2029/1208
Abstract: 本发明涉及半导体集成电路及其检查方法。本发明的课题是，提供一种实现使用了BIST的存储器的冗余补救，能抑制冗余补救电路面积及扫描测试用电路的面积的增加的半导体集成电路及检查方法。备有：沿列方向具有一组补救用的冗余线的存储器(104)；测试图形发生部(101)；判断存储器(104)中是否存在不良单元的比较部(102)；检查存储器(104)时，取入从测试图形发生部(101)输入给存储器(104)的信号、以及来自比较部(102)的每个位的良好与否判断信号，检查存储器周边的逻辑时，用来观测向存储器(104)的输入信号的第一数据存储部(105)；表示故障的有无的状态的第二数据存储部(106)；以及补救可否判断部(107)，由第二数据存储部(106)保持第一数据存储部(105)的数据。
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公开(公告)号：CN101083142A
公开(公告)日：2007-12-05
申请号：CN200710105461.5
申请日：2007-05-31
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/26 , G11C29/4401 , G11C29/72 , G11C29/789 , G11C29/806
Abstract: 本发明提供一种半导体器件，包括能够自我修复芯片内的故障单元的系统，抑制电路面积的增加，缩短用于救济冗余存储器的故障的救济信息传送时间以及电熔丝的切断时间。冗余存储器(11、12)能够独立动作。测试电路(30)进行冗余存储器(11、12)的检查，当判断为存在故障单元时，输出用于救济该故障单元的救济信息(S3)。救济处理部(21)具有为冗余存储器(11、12)所共有的、且分别具有能够存储救济信息(S3)的救济信息存储部(L11～L1x)的多个故障救济部(211～21x)，进行冗余存储器(11、12)的救济处理。
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公开(公告)号：CN1870178A
公开(公告)日：2006-11-29
申请号：CN200610084680.5
申请日：2006-05-29
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/24 , G11C29/802
Abstract: 本发明提供一种含有测试电路的半导体器件，可抑制电路面积的增加，同时有效执行解救信息的传送。进行冗余存储器(11)、(12)的解救处理的解救处理部(21)、(22)具有多个故障解救部(211)～(21y)、(221)～(22x)，该故障解救部具有成为解救信息存储部的移位寄存器电路(Ln1)～(Lny)、(L11)～(Llx)。移位寄存器电路(Ln1)、…串行连接以可依次传送数据。测试电路(30)对冗余存储器(11)、(12)进行检测，串行输出用于解救故障单元的解救信息(S3)。解救处理部(21)、(22)使用其数据传送动作将该解救信息(S3)存储在移动寄存器(Ln1)、…中。
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公开(公告)号：CN1269041C
公开(公告)日：2006-08-09
申请号：CN03156311.2
申请日：2003-08-29
Applicant: 松下电器产业株式会社
Inventor： 市川修
IPC: G06F11/22
CPC classification number: G11C29/12015 , G11C29/36 , G11C2029/3602
Abstract: 本发明提供一种即使半导体集成电路的BIST电路的工作速度受到限制，也能够在存储器的实际工作速度下测试高速存储器的半导体集成电路。为了测试工作在第一时钟下的存储器，集成电路具有工作在第二时钟下用于生成测试数据的第一测试模式生成部分和工作在与第二时钟反相的第三时钟下用于生成测试数据的第二测试模式生成部分。此外，集成电路具有测试数据选择部分，用于根据第二时钟的信号值选择输出分别由第一测试模式生成部分输出的测试数据或第二测试模式生成部分输出的测试数据中的一个，从而将选中的测试数据作为测试数据输入到存储器中。第二时钟的频率是第一时钟频率的一半。
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