公开(公告)号：CN101159129A

公开(公告)日：2008-04-09

申请号：CN200710186319.8

申请日：2004-12-24

Applicant: 松下电器产业株式会社

Inventor： 逸见正宪 ,  蔵田和司

IPC: G09G5/393 ,  G09G5/36

CPC classification number: G09G5/393 ,  G09G5/363 ,  G09G2360/128 ,  G11C7/1042

Abstract: 本发明提供一种DRAM控制装置以及DRAM控制方法。接口部(20)，在帧缓冲区的邻接的绘图块中，分配不同的SDRAM(1、2)。在进行跨越邻接的绘图块的处理时，通过例如对SDRAM(1、2)交互地执行有效命令，减少因执行间隔条件而引起的等待周期。而且，由于对SDRAM(1、2)分别地输出用于停止突发传输的时钟有效信号CKE(1)，CKE(2)，因此不需要用于停止突发传输的周期。因而，在采用DRAM作为帧缓冲进行图形处理的情况下，减少跨过绘图块处理时的资源消耗，使访问周期数比以往少。

公开(公告)号：CN1637731A

公开(公告)日：2005-07-13

申请号：CN200410103659.6

申请日：2004-12-24

Applicant: 松下电器产业株式会社

Inventor： 逸见正宪 ,  蔵田和司

IPC: G06F13/16 ,  G06T1/00

CPC classification number: G09G5/393 ,  G09G5/363 ,  G09G2360/128 ,  G11C7/1042

Abstract: 接口部(20)，在帧缓冲区的邻接的绘图块中，分配不同的SDRAM(1、2)。在进行跨越邻接的绘图块的处理时，通过例如对SDRAM(1、2)交互地执行有效命令，减少因执行间隔条件而引起的等待周期。而且，由于对SDRAM(1、2)分别地输出用于停止突发传输的时钟有效信号CKE(1)，CKE(2)，因此不需要用于停止突发传输的周期。因而，在采用DRAM作为帧缓冲进行图形处理的情况下，减少跨过绘图块处理时的资源消耗，使访问周期数比以往少。

公开(公告)号：CN100353348C

公开(公告)日：2007-12-05

申请号：CN200410103659.6

申请日：2004-12-24

Applicant: 松下电器产业株式会社

Inventor： 逸见正宪 ,  蔵田和司

IPC: G06F13/16 ,  G06T1/00

CPC classification number: G09G5/393 ,  G09G5/363 ,  G09G2360/128 ,  G11C7/1042

Abstract: 接口部(20)，在帧缓冲区的邻接的绘图块中，分配不同的SDRAM(1、2)。在进行跨越邻接的绘图块的处理时，通过例如对SDRAM(1、2)交互地执行有效命令，减少因执行间隔条件而引起的等待周期。而且，由于对SDRAM(1、2)分别地输出用于停止突发传输的时钟有效信号CKE(1)，CKE(2)，因此不需要用于停止突发传输的周期。因而，在采用DRAM作为帧缓冲进行图形处理的情况下，减少跨过绘图块处理时的资源消耗，使访问周期数比以往少。