公开(公告)号：CN110827890A

公开(公告)日：2020-02-21

申请号：CN201910609587.9

申请日：2019-07-08

Applicant: 格芯公司

Inventor： 凡卡崔汉文·宾维杰亚拉梵 ,  E·波特拉德胡尔特希 ,  G·M·布拉塞拉斯

IPC: G11C11/412

Abstract: 本发明涉及用于存储单元供应电压的依于行的正电压升压，揭示一种具有存储器阵列和至少一个正电压升压电路的芯片，其在写入运作期间提供正电压升压脉冲至该数组的该存储单元的上拉晶体管的源极，以将资料数值储存至那些存储单元中，并且，更特定言之，在该写入运作期间与字元线去致动实质同时提供正电压升压脉冲，以确保储存该资料。可使用不同的正电压升压电路将这种脉冲施加至不同的数行，以最小化电能消耗。也揭示一种采用正电压升压电路的存储器阵列运作方法和芯片制造方法，其中，实施后制造测试以识别具有受益于正电压升压脉冲的存储器阵列的芯片，以及正电压升压电路是附接至那些识别的芯片并且运作地连接至该存储器阵列。

公开(公告)号：CN110136758A

公开(公告)日：2019-08-16

申请号：CN201910014613.3

申请日：2019-01-08

Applicant: 格芯公司

Inventor： S·R·达尼雷迪 ,  S·奇丹巴兰 ,  B·乔斯 ,  凡卡崔汉文·宾维杰亚拉梵

IPC: G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

Abstract: 本发明涉及写入辅助，其中，一种电路包括具有一存储器阵列的一内核。该存储器阵列包括存储器单元和位线，并呈多列排列。该内核包括具有连接至该存储器单元的连接件的一金属化层，该金属化层没有存储器单元。数字线连接至该存储器阵列的一列的该位线。一写入驱动器连接至该数字线。一写入辅助电路连接至该写入驱动器。该写入辅助电路在写入操作之前保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压。位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。

公开(公告)号：CN109658959A

公开(公告)日：2019-04-19

申请号：CN201810755948.6

申请日：2018-07-11

Applicant: 格芯公司

Inventor： A·桑卡尔 ,  凡卡崔汉文·宾维杰亚拉梵

IPC: G11C11/34

Abstract: 本发明涉及混合堆叠写驱动器，其中，一种电路包括具有存储器单元及位线的存储器阵列。写驱动器通过列选择晶体管与该位线连接。写辅助电路与该写驱动器连接。该写辅助电路包括共同升压节点、负升压晶体管、以及保持晶体管。该负升压晶体管自该数字线连接至该共同升压节点。在针对该存储器阵列的选定单元的写操作期间，该负升压晶体管将该存储器阵列的该选定单元的该位线选择性拉至地。该写辅助电路可包括自第一数字线连接至该共同升压节点的第一负升压晶体管，自第二数字线连接至该共同升压节点的第二负升压晶体管，以及自该共同升压节点连接至地的保持晶体管。

公开(公告)号：CN108074608A

公开(公告)日：2018-05-25

申请号：CN201711088611.6

申请日：2017-11-08

Applicant: 格芯公司

Inventor： 凡卡崔汉文·宾维杰亚拉梵 ,  S·奇丹巴兰 ,  伊戈尔·阿尔寿威士基

IPC: G11C11/417 ,  G11C7/22

CPC classification number: G11C11/419 ,  G11C7/22 ,  G11C11/417

Abstract: 本揭示内容涉及用于静态随机存取存储器(SRAM)自定时器的挠曲电路，有关于一种电路，其包括：第一晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；第二晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；第三晶体管，其具有连接至该反相器的输出的源极，连接至该第二晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及第四晶体管，其具有连接至该第三晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极。

公开(公告)号：CN107846214A

公开(公告)日：2018-03-27

申请号：CN201710845637.4

申请日：2017-09-19

Applicant: 格芯公司

Inventor： 凡卡崔汉文·宾维杰亚拉梵

IPC: H03K19/0185 ,  G11C7/10

CPC classification number: H03K19/018507 ,  G11C7/1057 ,  G11C7/1072 ,  G11C7/1084 ,  G11C11/417 ,  G11C11/418 ,  H03K3/356 ,  H03K3/356121 ,  H03K3/356173 ,  H03K3/356191 ,  G11C7/1087

Abstract: 本发明涉及用于栅栏架构的整合式电平转换器及锁存器，其揭示内容有关于整合式电平转换器及锁存器电路，且更特别的是，有关用于SRAM单元的栅栏架构的整合式电平转换器及锁存器电路。用于输入讯号的该整合式电平转换器及锁存器包括第一时钟(CLKS)与第二时钟(CLKH)。该第一时钟(CLKS)用作其时序为正向边缘的关键的预充电及评估时钟，以及该第二时钟(CLKH)为锁存器时钟。