公开(公告)号：CN108322210A

公开(公告)日：2018-07-24

申请号：CN201710030675.4

申请日：2017-01-16

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 杨家奇 ,  郭俊涛 ,  黄正乙

IPC: H03K19/0185

CPC classification number: H03K19/018521 ,  H03K3/356 ,  H03K3/35613 ,  H03K3/35625 ,  H03K19/018528

Abstract: 一种电平转换电路，包括：锁存单元，接收来自第一电源域的第一数字信号，对所述第一数字信号进行锁存以得到锁存信号，所述锁存单元由第二电源域的电源电压供电；电平转换单元，接收所述锁存信号，适于对所述锁存信号进行电平转换以输出第二电源域的第二数字信号，所述电平转换单元由所述第二电源域的电源电压供电。本发明方案可以抑制漏电流，降低电路功耗，且具有较高的可靠性和实用性。

公开(公告)号：CN107846214A

公开(公告)日：2018-03-27

申请号：CN201710845637.4

申请日：2017-09-19

Applicant: 格芯公司

Inventor： 凡卡崔汉文·宾维杰亚拉梵

IPC: H03K19/0185 ,  G11C7/10

CPC classification number: H03K19/018507 ,  G11C7/1057 ,  G11C7/1072 ,  G11C7/1084 ,  G11C11/417 ,  G11C11/418 ,  H03K3/356 ,  H03K3/356121 ,  H03K3/356173 ,  H03K3/356191 ,  G11C7/1087

Abstract: 本发明涉及用于栅栏架构的整合式电平转换器及锁存器，其揭示内容有关于整合式电平转换器及锁存器电路，且更特别的是，有关用于SRAM单元的栅栏架构的整合式电平转换器及锁存器电路。用于输入讯号的该整合式电平转换器及锁存器包括第一时钟(CLKS)与第二时钟(CLKH)。该第一时钟(CLKS)用作其时序为正向边缘的关键的预充电及评估时钟，以及该第二时钟(CLKH)为锁存器时钟。

公开(公告)号：CN104038205B

公开(公告)日：2017-08-01

申请号：CN201410077529.3

申请日：2014-03-04

Applicant: 三星电子株式会社

Inventor： 拉赫·辛哈 ,  金珉修

IPC: H03K19/0185

CPC classification number: H03K3/356 ,  H03K3/037 ,  H03K3/356104

Abstract: 提供一种半导体电路。所述半导体电路包括：脉冲发生器，通过时钟信号的上升沿被使能，并产生根据反馈节点的电压而变化的读取脉冲；感测放大器，根据使用读取脉冲的输入信号的数据值来产生动态节点的电压和反馈节点的电压。

公开(公告)号：CN106486480A

公开(公告)日：2017-03-08

申请号：CN201610741795.0

申请日：2016-08-26

Applicant: 瑞萨电子株式会社

Inventor： 嘉屋旨哲 ,  中原宁

IPC: H01L27/07 ,  H01L21/8249

CPC classification number: H01L29/1087 ,  H01L21/76224 ,  H01L27/0922 ,  H01L29/0623 ,  H01L29/063 ,  H01L29/0634 ,  H01L29/0692 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/404 ,  H01L29/405 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7823 ,  H01L29/7835 ,  H01L29/7838 ,  H03K3/356 ,  H03K17/06 ,  H03K2217/0063 ,  H03K2217/0072 ,  H03K2217/0081

Abstract: 本发明涉及半导体器件。实现了半导体器件的性能的提高。该半导体器件包括耦合晶体管，该耦合晶体管由p沟道MOSFET制成且形成在由p型半导体制成的基底上方的n-型半导体区域中。耦合晶体管具有作为p型半导体区域的resurf层，并且将低压电路区域耦合到高压电路区域，比供应给低压电路区域的电源电势高的电源电势供应给高压电路区域。半导体器件具有p型半导体区域，该p型半导体区域在平面图中形成在n-型半导体区域围绕耦合晶体管的部分中。

公开(公告)号：CN106104831A

公开(公告)日：2016-11-09

申请号：CN201580014108.9

申请日：2015-03-06

Applicant: 国立研究开发法人科学技术振兴机构

Inventor： 菅原聪 ,  周藤悠介 ,  黑泽实 ,  舟洼浩 ,  山本修一郎

IPC: H01L45/00 ,  G11C11/15 ,  G11C13/00 ,  H03K3/356

CPC classification number: H01L49/00 ,  G11C11/16 ,  G11C14/0081 ,  G11C14/009 ,  H01L27/226 ,  H01L27/2436 ,  H03K3/356

Abstract: 一种晶体管，具备：压电电阻体(10)，其传导载流子；源极(14)，其将所述载流子注入所述压电电阻体；漏极(16)，其从所述压电电阻体接受所述载流子；压电体(12)，其以包围所述压电电阻体的方式进行设置，对所述压电电阻体施加压力；以及栅极(18)，其对所述压电体施加电压，以使所述压电体对所述压电电阻体施加压力。

公开(公告)号：CN105577144A

公开(公告)日：2016-05-11

申请号：CN201510945412.7

申请日：2015-12-15

Applicant: 上海新储集成电路有限公司

Inventor： 叶勇 ,  亢勇 ,  陈邦明

IPC: H03K3/356 ,  G11C13/00

CPC classification number: H03K3/356 ,  G11C13/0004

Abstract: 本发明涉及一种触发器，尤其涉及一种基于相变存储单元的非易失性触发器电路。一种基于相变存储单元的非易失性触发器电路，触发器电路中触发器的输出端与一非易失性存储电路连接；其中非易失性存储电路存储触发器掉电时的工作状态数据；并且触发器重新上电时，非易失性存储电路根据工作状态数据将触发器恢复至上一次掉电时的工作状态。

公开(公告)号：CN105144584A

公开(公告)日：2015-12-09

申请号：CN201480011179.9

申请日：2014-02-27

Applicant: 夏普株式会社

Inventor： 木原诚一郎

IPC: H03K19/0185

CPC classification number: H03K3/356 ,  H03K3/35613 ,  H03K19/00361 ,  H03K19/018507

Abstract: 本发明提供一种由噪声引起的误动作的可能性低的高可靠性的电平移位电路。电平移位电路(1)包括：反相输入信号和同相输入信号分别输入控制端子的第一电流控制元件和第二电流控制元件(12a、12b)；一端与高压侧电源端子(Vb)连接，另一端与第一电流控制元件和第二电流控制元件(12a、12b)各自的第一端子连接的第一负载电路和第二负载电路(13a、13b)；一对差分输入端子(Np、Nn)分别与第一电流控制元件和第二电流控制元件(12a、12b)各自的第一端子连接的比较器(14)；第一电流输出端子和第二电流输出端子(Na、Nb)与第一电流控制元件和第二电流控制元件(12a、12b)各自的第二端子连接，分别产生分别流入第一电流控制元件和第二电流控制元件(12a、12b)的电流的电流产生电路(3)；和与第一电流输出端子和第二电流输出端子(Na、Nb)分别连接或者与第一电流输出端子和第二电流输出端子(Na、Nb)一并连接，抑制第一电流输出端子和第二电流输出端子(Na、Nb)各自的电压上升的电压抑制电路(15a、15b)。

公开(公告)号：CN104049713A

公开(公告)日：2014-09-17

申请号：CN201410095486.1

申请日：2014-03-14

Applicant: 三星电子株式会社

Inventor： M.S.伯津斯 ,  P.U.肯卡雷

IPC: G06F1/32 ,  G06F1/04

CPC classification number: H03K17/284 ,  H03K3/356 ,  H03K3/356104 ,  H03K19/00 ,  H03K19/0016 ,  H03K19/0963 ,  H03K19/0966

Abstract: 本发明各方面包括具有定时互补电压开关逻辑（CICG）的集成时钟选通器（ICG）电路，其在维持低功耗特征的同时提供高性能。CICG电路提供小的使能设置时间和小的时钟至使能时钟延迟。在使能和禁用模式中均实现时钟功耗的显著减少，但是尤其是在禁用模式中。取决于所接收的时钟信号的电压电平和使能信号是否有效，互补锁存器协力工作来锁存在不同节点处的不同电压电平。反相器从一个节点采用电压电平，对它反相，并输出选通的时钟信号。取决于各种电压电平，选通的时钟信号可以是活跃的或静止的。时间从评估窗口“借来”并添加到设置时间，以提供用于接收使能信号的更大的容许量。

公开(公告)号：CN102349236B

公开(公告)日：2014-08-06

申请号：CN201080011361.6

申请日：2010-03-04

Applicant: 快捷半导体有限公司

Inventor： R·L·亚伯勒 ,  J·斯图里兹 ,  S·M·马卡卢索

IPC: H03K3/356

CPC classification number: H03K3/356 ,  Y10T307/615 ,  Y10T307/696 ,  Y10T307/76 ,  Y10T307/858

Abstract: 本发明描述了一种把两个电源中的较高电压(或较低电压)自动、无缝的连接到输出端的电路。该电路在两个电源处于大致相同的电压电平时不会导致二极管电压降落，并且未使用的电压不会消耗待机电流。采用了交叉耦合的晶体管和交叉耦合的反相器。

公开(公告)号：CN103377705A

公开(公告)日：2013-10-30

申请号：CN201310143161.1

申请日：2013-04-23

Applicant: 爱思开海力士有限公司

Inventor： 崔成旲

IPC: G11C16/06

CPC classification number: G11C7/10 ,  G11C16/30 ,  G11C16/32 ,  G11C2216/14 ,  H03K3/012 ,  H03K3/356

Abstract: 一种锁存电路可包括：多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至该上拉供电节点及该下拉供电节点；第一重设单元，其被配置成响应于该第一延迟的重设信号而将多个锁存器重设至第一电平；及第二重设单元，其被配置成响应于该第二延迟的重设信号而将该多个锁存器重设至第二电平。