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公开(公告)号：CN119181698A
公开(公告)日：2024-12-24
申请号：CN202410611439.1
申请日：2024-05-16
Applicant: 瑞萨电子株式会社
IPC: H01L23/66 , H01F27/28 , H01F27/08 , H01L23/48 , H01L23/488 , H01L23/528
Abstract: 本公开的各实施例涉及半导体器件。提供可以抑制变压器中的产热的半导体器件。半导体器件包括第一线圈、第二线圈、第三线圈和第四线圈、引线，以及绝缘层。引线被形成在与第一线圈和第二线圈相同的层上。第一线圈和第二线圈在平面图中通过引线彼此相邻并且通过引线串联电连接。绝缘层覆盖第一线圈和第二线圈，以及引线。第三线圈被形成在第一线圈上从而穿过绝缘层面向第一线圈。第四线圈被形成在第二线圈上从而穿过绝缘层面向第二线圈。第三线圈和第四线圈在平面图彼此相邻并且彼此电连接。
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公开(公告)号：CN110634864B
公开(公告)日：2024-07-16
申请号：CN201910527843.X
申请日：2019-06-18
Applicant: 瑞萨电子株式会社
IPC: H01L27/092 , H01L23/522 , H01L23/66 , H01L21/8238
Abstract: 本公开的实施例涉及半导体器件及其制造方法。在半导体器件中，半导体衬底包括块体层、设置在块体层上的至少一部分区域中的掩埋氧化物层、以及掩埋氧化物层上的表面单晶层。电感器设置在半导体衬底的主表面侧上方，表面单晶层布置在半导体衬底的主表面侧。为了增大电感器的Q值，接地屏蔽是在电感器下方和掩埋氧化物层下方的块体层中形成的杂质区域。
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公开(公告)号：CN116545213A
公开(公告)日：2023-08-04
申请号：CN202310024285.1
申请日：2023-01-09
Applicant: 瑞萨电子株式会社
Abstract: 一种半导体器件包括第一半导体芯片和第二半导体芯片，第一半导体芯片具有n型第一MOSFET和第一寄生二极管，第二半导体芯片具有n型第二MOSFET和第二寄生二极管。第一源极电极和第一栅极布线形成在第一半导体芯片的第一前表面上，并且第一漏极电极形成在第一半导体芯片的第一后表面上。第二源极电极和第二栅极布线形成在第二半导体芯片的第二前表面上，并且第二漏极电极形成在第二半导体芯片的第二后表面上。第一后表面和第二后表面彼此面对，使得第一漏极电极和第二漏极电极经由导电带彼此接触。
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公开(公告)号：CN116454087A
公开(公告)日：2023-07-18
申请号：CN202211597332.3
申请日：2022-12-12
Applicant: 瑞萨电子株式会社
IPC: H01L27/06 , H01L21/8222 , H01L29/06
Abstract: 本公开的各种实施例涉及一种半导体器件及其制造方法。确保了半导体器件的可靠性，并且提高了器件的性能。包括区域1A和区域2A的半导体器件包括具有前表面BS1、BS2和背表面SUB的n型半导体衬底TS、形成在区域1A中的半导体衬底上的IGBT和形成在区域2A中的半导体衬底SUB上的二极管。而且区域1A中的半导体衬底SUB的厚度T1小于区域2A中的半导体衬底的厚度T2。
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公开(公告)号：CN116053242A
公开(公告)日：2023-05-02
申请号：CN202211138784.5
申请日：2022-09-19
Applicant: 瑞萨电子株式会社
IPC: H01L23/498 , H01L23/495 , H01L23/18 , H01L25/04
Abstract: 本公开涉及半导体器件和制造半导体器件的方法。提高了半导体器件的可靠性。该半导体器件包括夹持件，该夹持件经由第一银膏电气连接到主晶体管源极焊盘并且经由第二银膏连接到引线。夹持件具有第一银膏与其接触的“第一部分”、第二银膏与其接触的“第二部分”、以及位于“第一部分”与“第二部分”之间的“第三部分”。主晶体管源极焊盘的表面上形成有突出构件，并且“第一部分”与突出构件接触。
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Patent Agency Ranking
公开(公告)号：CN115708220A
公开(公告)日：2023-02-21
申请号：CN202211001434.4
申请日：2022-08-19
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L21/336 , H01L29/78 , H01L27/088
Abstract: 本公开涉及半导体器件及其制造方法。提供了实现高击穿电压和低导通电阻两者的半导体器件和制造该半导体器件的方法。半导体衬底包括从该半导体衬底的表面向上突出的凸部。n型漂移区域布置在该半导体衬底上，从而在平面图中被定位在栅极电极与n+型漏极区域之间，并且具有比n+型漏极区域的杂质浓度更低的杂质浓度。p型降低表面场区域布置在该凸部中，并且与n型漂移区域形成pn结。
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公开(公告)号：CN115642179A
公开(公告)日：2023-01-24
申请号：CN202210787098.4
申请日：2022-07-04
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/04 , H01L21/336
Abstract: 本公开涉及半导体器件及其制造方法。在半导体衬底的主表面中形成半导体器件的源极区域、漏极区域、掩埋绝缘膜、栅极绝缘膜和栅极电极。掩埋绝缘膜被掩埋在在源极和漏极区域之间形成的第一沟槽中。第一沟槽具有第一侧表面和第一底表面。第一侧表面在从源极区域和漏极区域中的一者延伸到另一者的第一方向上面对源极区域。第一底表面连接到第一侧表面并且沿着半导体衬底的主表面。作为第一沟槽的第一侧表面的半导体衬底的第一表面的晶面是(111)面。作为第一沟槽的第一底表面的半导体衬底的第二表面的晶面是(100)面。
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公开(公告)号：CN110031931B
公开(公告)日：2022-06-21
申请号：CN201811504759.8
申请日：2018-12-10
Applicant: 瑞萨电子株式会社
IPC: G02B6/12
Abstract: 本申请涉及半导体器件。在具有在第一半导体层上方堆叠第二半导体层且插入有电介质层的配置的SIS型光波导部分中，第一半导体层在没有堆叠第二半导体层的第一引出部分处电耦合到第一电极。此外，第二半导体层在不与第一半导体层重叠的第二引出部分处电耦合到第二电极。结果，当通过干法刻蚀形成用于形成第二电极的接触孔时，第一半导体层和第二半导体层之间的电介质层不会被损坏或破坏，并且因此可以防止第一半导体层和第二半导体层之间的短路故障。因此，可以提高光波导部分的可靠性。
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公开(公告)号：CN112820720A
公开(公告)日：2021-05-18
申请号：CN202011287824.3
申请日：2020-11-17
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在两个半导体芯片的操作电压彼此不同的数字隔离器中可能会发生介电击穿。解决方案：一种半导体器件包括：第一半导体衬底，具有第一表面和形成在第一表面的另一侧上的第二表面；第一电路，形成在第一表面上；第一电感器，电连接到第一电路并且被形成为与第一半导体衬底重叠；第二半导体衬底，具有第三表面和形成在第三表面的另一侧上的第四表面；第二电路，形成在第三表面上；以及第二电感器，电连接到第二电路并且被配置为与第一电感器电磁感应耦合；其中在第二表面上形成穿透第一半导体衬底的槽，并且其中通过在平面图中围绕第一电路形成槽。
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公开(公告)号：CN106405970A
公开(公告)日：2017-02-15
申请号：CN201610391363.1
申请日：2016-06-03
Applicant: 瑞萨电子株式会社
CPC classification number: G02B6/122 , G02B6/136 , G02B6/34 , G02B2006/12038 , G02B2006/12061 , G02B2006/12097 , G02B2006/12107 , G02F1/025 , G02F1/225 , H01L21/84 , H01L27/1203
Abstract: 本发明涉及使半导体器件的性能提高的半导体器件及其制造方法。具有光波导路和p型半导体部的半导体器件以如以方式构成。光波导路具有：形成在绝缘层上的第1半导体层、形成在第1半导体层上的绝缘层以及形成在绝缘层上的第2半导体层。此外，p型半导体部具有第1半导体层。而且，p型半导体部的膜厚比光波导路的膜厚小。这样，在第1半导体层和第2半导体层之间形成有绝缘层，因此，使得光波导路的膜厚和p型半导体部的膜厚的控制变得容易。特别是，在p型半导体部的形成工序中，在利用蚀刻除去不需要的第2半导体层之际，使下层的绝缘层作为蚀刻阻挡层发挥作用，从而能够容易地调整p型半导体部的膜厚。
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