-
公开(公告)号：CN101656703B
公开(公告)日：2012-10-03
申请号：CN200910168093.8
申请日：2009-08-21
Applicant: 索尼株式会社
CPC classification number: H04L25/0234 , H04L5/0007 , H04L5/0048 , H04L25/0216 , H04L25/022 , H04L25/03159 , H04L27/2605 , H04L27/2647 , H04L27/2657 , H04L27/2662 , H04L2025/03414
Abstract: 本发明公开了接收设备、信号处理方法和程序。接收设备包括：导频提取部件；第一估计部件；第二估计部件；第三估计部件；失真校正部件；和滤波器控制部件。
-
公开(公告)号：CN1893283A
公开(公告)日：2007-01-10
申请号：CN200610090721.1
申请日：2006-06-28
Applicant: 索尼株式会社
IPC: H03M13/41
CPC classification number: H03M13/4176 , H03M13/4169 , H03M13/6502
Abstract: 提供一种维特比译码装置，削减跟踪时的功耗。进行卷积码的译码的维特比译码装置的路径存储部(15)，被分割为保存关于最低位比特是0的转换状态的选择路径的高位RAM、和保存关于最低位比特是1的转换状态的选择路径的低位RAM。高位RAM和低位RAM能够分别独立地由控制电路(26)进行数据读出停止控制。在跟踪时，控制电路(26)参照跟踪开始时间的转换状态的最低位比特，确定不需要读出选择路径的RAM，对确定的RAM进行读出停止的控制。
-
公开(公告)号：CN101310446B
公开(公告)日：2012-06-13
申请号：CN200680042335.3
申请日：2006-09-07
Applicant: 索尼株式会社
CPC classification number: H04L1/0052 , H03M13/1111 , H03M13/118 , H03M13/6577 , H04L1/0057
Abstract: 用于高精度地解码LDPC码而同时抑制设备尺寸的增大的解码设备和方法。校验节点计算器(181)执行包括非线性函数φ(x)和非线性函数的反函数φ-1(x)的计算的校验节点计算，以便解码LDPC码。可变节点计算器(103)执行可变节点的可变节点计算，以便解码LDPC码。校验节点计算器(181)具有LUT，其接收使用固定量化宽度表示数值的定点量化值，并输出非线性函数φ(x)的计算结果作为半浮点量化值，其为使用根据位序列的一部分而确定的量化宽度表示数值的位序列；以及LUT，其接收半浮点量化值并输出反函数φ-1(x)的计算结果作为定点量化值。本发明可以应用于(例如)接收卫星广播的调谐器。
-
公开(公告)号：CN101208864A
公开(公告)日：2008-06-25
申请号：CN200680022926.4
申请日：2006-04-20
Applicant: 索尼株式会社
IPC: H03M13/19
CPC classification number: H03M13/1168 , H03M13/1114 , H03M13/1137 , H03M13/116 , H03M13/6505 , H03M13/6566
Abstract: 本发明涉及一种可以抑制装置的大规模化的同时高精度地进行LDPC码的解码的解码装置及解码方法。计算部1102使用从解码中间结果保存用存储器1104通过循环移位电路1101提供的解码中间结果D1101，进行与3个校验节点运算对应的第1运算，将其结果得到的解码中间结果D1102存储到解码中间结果保存用存储器1103。计算部415使用从解码中间结果保存用存储器1103通过循环移位电路提供的解码中间结果D414，进行与6个变量节点的运算对应的第2运算，将其结果得到的解码中间结果D415存储到解码中间结果保存用存储器1104。本发明例如可以应用于接收卫星广播的调谐器。
-
公开(公告)号：CN101567699B
公开(公告)日：2013-10-30
申请号：CN200910147019.8
申请日：2004-04-19
Applicant: 索尼株式会社
IPC: H03M13/11
Abstract: 提供一种用于实现LDPC码解码的解码装置、解码方法和解码程序，其能够限制电路尺寸、将操作频率限制到足够可行的范围内、并容易地控制存储器访问。LDPC码的校验矩阵由P×P单位矩阵、一个或更多1变为0的单位矩阵、它们的循环移位、它们的和、以及P×P的0矩阵的组合组成。在可变节点计算部件(319)同时进行P个可变节点计算的同时，校验节点计算部件(313)同时进行P个校验节点计算。
-
Patent Agency Ranking
公开(公告)号：CN101714966B
公开(公告)日：2013-06-19
申请号：CN200910174551.9
申请日：2009-09-28
Applicant: 索尼株式会社
CPC classification number: H04L27/2662 , H04L25/0232 , H04L25/03159 , H04L27/2656 , H04L27/2665
Abstract: 本发明涉及接收装置和接收方法。接收装置包括：第一至第三位置确定装置，被配置来确定用作供FFT部件进行FFT的信号间隔的FFT间隔的开始位置；选择部件，被配置来从由第一至第三位置确定装置确定的FFT间隔的那些开始位置中选择一个开始位置；以及FFT部件，被配置来通过将选择部件所选的开始位置当作FFT间隔的开始位置来对OFDM时域信号执行FFT，以便生成第一OFDM频域信号。
-
-
公开(公告)号：CN101677310B
公开(公告)日：2013-01-02
申请号：CN200910169098.2
申请日：2009-09-21
Applicant: 索尼株式会社
CPC classification number: H04L25/03159 , H04L5/0048 , H04L25/0216 , H04L25/0232 , H04L27/2607 , H04L27/2647
Abstract: 公开了一种接收设备、接收方法及程序。接收设备包括导频信号提取器、估计器、内插器、失真校正器、计算器和判定器。
-
公开(公告)号：CN100550657C
公开(公告)日：2009-10-14
申请号：CN200610090721.1
申请日：2006-06-28
Applicant: 索尼株式会社
IPC: H03M13/41
CPC classification number: H03M13/4176 , H03M13/4169 , H03M13/6502
Abstract: 提供一种维特比译码装置，削减跟踪时的功耗。进行卷积码的译码的维特比译码装置的路径存储部(15)，被分割为保存关于最低位比特是0的转换状态的选择路径的高位RAM、和保存关于最低位比特是1的转换状态的选择路径的低位RAM。高位RAM和低位RAM能够分别独立地由控制电路(26)进行数据读出停止控制。在跟踪时，控制电路(26)参照跟踪开始时间的转换状态的最低位比特，确定不需要读出选择路径的RAM，对确定的RAM进行读出停止的控制。
-
公开(公告)号：CN1144378C
公开(公告)日：2004-03-31
申请号：CN99800819.2
申请日：1999-05-17
Applicant: 索尼株式会社
IPC: H03M13/23
CPC classification number: H03M13/3972 , H03M13/3905 , H03M13/3911 , H03M13/3922 , H03M13/3927 , H03M13/6566
Abstract: 计算状态数目×舍项长度的Iβ(βt～βt-D+1)之后，边计算此后续的舍项长度以外的Iβ(βt-D～βt-2D+1)边依次对其舍项长度以外软输出进行计算，同时依次计算下一舍项长度的Iβ。这样，解码器4通过以并行方式对舍项长度内的Iβ和逆向舍项长度以上的Iβ进行计算，这样每一时钟的Iβ的计算便为状态数目×2，以很少的计算量即可完成，可以提高解码动作的速度。
-
-
-
-
-
-
-
-
-
Search Results
28
records
(took 0.025 seconds)
