公开(公告)号：CN118381474A

公开(公告)日：2024-07-23

申请号：CN202410832544.8

申请日：2024-06-26

Applicant: 苏州华太电子技术股份有限公司

Inventor： 卞成玺 ,  杨梦苏 ,  刘昊宇

IPC: H03F1/56 ,  H03F3/19 ,  H03F3/21

Abstract: 本申请实施例提供了一种射频功率匹配电路，涉及射频技术领域。该射频功率匹配电路至少包括：基板；前级器件和后级器件，设置于所述基板表面；无源匹配电路，设置于所述基板表面，所述无源匹配电路至少包括：形成于衬底表面的多个第一电感器件和第一电容器件；其中，所述第一电感器件包括多个串联的电感器；至少一个所述电感器并联有至少一个第一电容器件，所述第一电感器件的第一端与所述前级器件电连接，所述第一电感器件的第二端与所述后级器件电连接，所述无源匹配电路用于将所述前级器件输出阻抗调控至所述后级器件的目标阻抗范围。提供了一种可以同时实现低成本、小面积和高性能的射频功率匹配电路。

公开(公告)号：CN117741197A

公开(公告)日：2024-03-22

申请号：CN202311763323.1

申请日：2023-12-20

Applicant: 苏州华太电子技术股份有限公司

Inventor： 卞成玺 ,  刘昊宇

IPC: G01R1/04 ,  G01R31/28

Abstract: 本发明公开了一种抑制三次谐波的芯片测试夹具，包括三次谐波抑制单元、第一传输线、第二传输线、射频输入端口、射频输出端口以及待测芯片；射频输入端口与第一传输线的第一端相连，第一传输线的第二端与待测芯片的输入端相连，第二传输线的第一端与待测芯片的输出端相连，第二传输线的第二端与射频输出端口相连，三次谐波抑制单元与待测芯片的输入端或者待测芯片的输出端相连。本发明通过在待测芯片的输入端或者输出端设置三次谐波抑制单元，将待测芯片的三次谐波阻抗变换为短路阻抗，降低三次谐波的影响，使得在芯片负载牵引测试过程中可以更全面的评估芯片的射频性能；在夹具上设置馈电单元为待测芯片供电，减少测试系统的复杂度和测试成本。

公开(公告)号：CN117849582A

公开(公告)日：2024-04-09

申请号：CN202311801885.0

申请日：2023-12-26

Applicant: 苏州华太电子技术股份有限公司

Inventor： 卞成玺 ,  刘昊宇 ,  杨梦苏

IPC: G01R31/28 ,  G01R1/20 ,  G01R1/04 ,  H01L23/544

Abstract: 本申请涉及一种芯片测试装置及芯片，芯片测试装置包括：底座结构，底座结构包括相对的第一表面和第二表面，在第一表面设有用于容纳芯片的槽体，槽体内设有用于和芯片的输出引脚电连接的第一连接部；电路板，设于底座结构的第二表面一侧，且电路板包括和第一连接部连接的第二连接部；输出电抗补偿结构，设于底座结构、电路板中的至少一者上，且输出电抗补偿结构和第一连接部和/或第二连接部连接。通过设置输出电抗补偿结构，且输出电抗补偿结构和第一连接部和/或第二连接部连接，可以降低第一连接部带来的寄生电感引起的变大虚部阻抗，并将芯片输出端至第一连接部之间的微带线的影响消除，提前将阻抗牵引至易于匹配位置。