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公开(公告)号：CN112559397B
公开(公告)日：2025-01-03
申请号：CN201910916506.X
申请日：2019-09-26
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F13/16
Abstract: 公开一种装置和方法。在该装置中，内存管理单元包括：第一缓存单元，用于存储多个第一源操作数和一个第一写地址；第二缓存单元，用于存储至少一对第二源操作数和第二目的地址；写缓存模块，用于对多条存储指令的目的地址进行判断，以将其中与连续的目的地址对应的多个源操作数存储到第一缓存单元，并将不连续的目的地址以及与不连续的目的地址对应的源操作数存储到第二缓存单元，第一写地址为连续的目的地址的首地址；总线传输模块，用于在写突发传输模式下将第一缓存单元内的多个第一源操作数和第一写地址经由总线传输给存储器。本发明实施例在处理器和总线之间建立突发传输模式，能够减少总线地址带宽的占用，同时加速存储器的写效率。
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公开(公告)号：CN112559403B
公开(公告)日：2024-05-03
申请号：CN201910912610.1
申请日：2019-09-25
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F13/26
Abstract: 本发明公开了一种中断控制器，包括：采样单元，适于从耦接到中断控制器的各个中断源接收中断，并对所接收到的各个中断进行采样；优先级仲裁单元，适于将所接收到的各个中断划分为多个中断部分，每个中断部分包括一个或者多个所采样的中断，并逐个部分地确定所选择部分中具有最高优先级的中断，直到仲裁出所有中断中具有最高优先级的中断作为要响应的中断。本发明还公开了包含该中断控制器的处理器和片上系统。
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公开(公告)号：CN111752877B
公开(公告)日：2024-11-12
申请号：CN201910238111.9
申请日：2019-03-27
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F13/26
Abstract: 本发明公开了一种处理器中的中断控制器，包括：中断采样单元，适于从耦接到该中断控制器的各个中断源接收各个中断；以及仲裁单元，适于从所接收的各个中断中选择要响应的中断。该仲裁单元包括：选择模块，适于从各种中断中选择优先级最高的最高优先级中断；以及阈值比较模块，耦接到选择模块，适于将最高优先级中断的优先级和预设置的优先级阈值进行比较。仲裁单元适于在阈值比较模块确定最高优先级中断的优先级高于优先级阈值时，选择最高优先级中断做为要响应的中断。本发明还公开了包含该中断控制器的处理器和片上系统。
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公开(公告)号：CN112540795A
公开(公告)日：2021-03-23
申请号：CN201910898789.X
申请日：2019-09-23
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F9/38
Abstract: 公开了一种指令处理装置和指令处理方法。指令处理装置包括：指令边界预测单元，用于获取所述变长指令集的指令包，并为所述指令包内的每个指令元字段增加指令预测信息；指令流水线结构，所述指令流水线结构的取指单元包括指令边界确定单元，所述指令边界确定单元用于根据所述指令预测信息确定一条或多条指令。和现有技术相比，本发明实施例的优势在于：在进入到指令流水线结构之前，将指令预测信息添加到每个指令元字段中，使得取指单元可以根据指令预测信息确定指令边界信息，从而可以更快速地确定指令边界信息，避免了花费更多的逻辑长度确定指令边界信息。
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公开(公告)号：CN112540794A
公开(公告)日：2021-03-23
申请号：CN201910892195.8
申请日：2019-09-20
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F9/38
Abstract: 公开了一种处理器核、处理器、装置和指令处理方法。所述处理器核，包括：取指单元，取指单元包括投机执行预测器，投机执行预测器将访存指令的程序指针和其内存储的表项进行比对，并标记访存指令；调度单元，用于调整标记后的访存指令的发送顺序，据此发送；执行单元，用于以发送顺序执行访存指令。在取指单元，根据投机执行预测结果标记访存指令，在调度单元，根据标记后的访存指令确定访存指令的发送顺序并发送，在执行单元，以发送顺序执行访存指令，以此避免因访存指令的地址相关性造成需要重新执行访存指令，进而避免需在指令流水线中加入空拍以及必须通过刷流水线操作清除投机错误的访存指令的问题。
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Patent Agency Ranking
公开(公告)号：CN112559389B
公开(公告)日：2025-02-25
申请号：CN201910913440.9
申请日：2019-09-25
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F12/0804 , G06F12/0888 , G06F12/0877
Abstract: 公开了一种存储控制装置、存储控制方法、处理装置以及计算机系统。存储控制装置包括：地址检测单元，适于检测依次到来的写访问请求映射的物理地址是否发生跳转；逻辑控制单元，适于在高速缓冲存储器未命中且依次到来的多个写访问请求映射的物理地址未发生跳转的情况下采用非写分配策略，其中，在非写分配策略下，若依次到来的多个写访问请求映射的物理地址连续发生跳转的次数小于预设次数，则逻辑控制单元维持采用非写分配策略，预设次数大于1。本公开实施例在依次到来的写访问请求所映射的物理地址连续发生跳转的次数小于预设次数时能够维持采用非写分配策略，避免在处理访问几率低的信息时选择写分配策略，增强了计算机系统的鲁棒性和稳定性。
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公开(公告)号：CN112540795B
公开(公告)日：2025-02-14
申请号：CN201910898789.X
申请日：2019-09-23
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F9/38
Abstract: 公开了一种指令处理装置和指令处理方法。指令处理装置包括：指令边界预测单元，用于获取所述变长指令集的指令包，并为所述指令包内的每个指令元字段增加指令预测信息；指令流水线结构，所述指令流水线结构的取指单元包括指令边界确定单元，所述指令边界确定单元用于根据所述指令预测信息确定一条或多条指令。和现有技术相比，本发明实施例的优势在于：在进入到指令流水线结构之前，将指令预测信息添加到每个指令元字段中，使得取指单元可以根据指令预测信息确定指令边界信息，从而可以更快速地确定指令边界信息，避免了花费更多的逻辑长度确定指令边界信息。
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公开(公告)号：CN112540794B
公开(公告)日：2025-02-14
申请号：CN201910892195.8
申请日：2019-09-20
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F9/38
Abstract: 公开了一种处理器核、处理器、装置和指令处理方法。所述处理器核，包括：取指单元，取指单元包括投机执行预测器，投机执行预测器将访存指令的程序指针和其内存储的表项进行比对，并标记访存指令；调度单元，用于调整标记后的访存指令的发送顺序，据此发送；执行单元，用于以发送顺序执行访存指令。在取指单元，根据投机执行预测结果标记访存指令，在调度单元，根据标记后的访存指令确定访存指令的发送顺序并发送，在执行单元，以发送顺序执行访存指令，以此避免因访存指令的地址相关性造成需要重新执行访存指令，进而避免需在指令流水线中加入空拍以及必须通过刷流水线操作清除投机错误的访存指令的问题。
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公开(公告)号：CN112559403A
公开(公告)日：2021-03-26
申请号：CN201910912610.1
申请日：2019-09-25
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F13/26
Abstract: 本发明公开了一种中断控制器，包括：采样单元，适于从耦接到中断控制器的各个中断源接收中断，并对所接收到的各个中断进行采样；优先级仲裁单元，适于将所接收到的各个中断划分为多个中断部分，每个中断部分包括一个或者多个所采样的中断，并逐个部分地确定所选择部分中具有最高优先级的中断，直到仲裁出所有中断中具有最高优先级的中断作为要响应的中断。本发明还公开了包含该中断控制器的处理器和片上系统。
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公开(公告)号：CN112559397A
公开(公告)日：2021-03-26
申请号：CN201910916506.X
申请日：2019-09-26
Applicant: 阿里巴巴集团控股有限公司
IPC: G06F13/16
Abstract: 公开一种装置和方法。在该装置中，内存管理单元包括：第一缓存单元，用于存储多个第一源操作数和一个第一写地址；第二缓存单元，用于存储至少一对第二源操作数和第二目的地址；写缓存模块，用于对多条存储指令的目的地址进行判断，以将其中与连续的目的地址对应的多个源操作数存储到第一缓存单元，并将不连续的目的地址以及与不连续的目的地址对应的源操作数存储到第二缓存单元，第一写地址为连续的目的地址的首地址；总线传输模块，用于在写突发传输模式下将第一缓存单元内的多个第一源操作数和第一写地址经由总线传输给存储器。本发明实施例在处理器和总线之间建立突发传输模式，能够减少总线地址带宽的占用，同时加速存储器的写效率。
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