公开(公告)号：CN116230541A

公开(公告)日：2023-06-06

申请号：CN202211540403.6

申请日：2022-12-02

Applicant: IMEC 非营利协会

Inventor： 曾文德 ,  G·海灵斯 ,  B·切哈布 ,  J·雷恰特 ,  堀口直人

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/8238

Abstract: 提供了一种形成FET器件的方法，包括：形成初步器件结构，其包括包含层堆叠的鳍结构及沿鳍结构的第一侧的沉积层和沿鳍结构的第二侧的虚设结构，其中层堆叠包括沟道层和与沟道层交替的非沟道层；形成掩模线；沿鳍结构的第一侧在沉积层中形成源极和漏极沟槽；通过从源极和漏极沟槽蚀刻鳍结构，在层堆叠中形成一组源极和漏极腔；形成包括公共主体和从公共主体突出进入源极和漏极腔中的一组叉齿的源极主体和漏极主体；将掩模线嵌入覆盖材料中并去除掩模结构；通过蚀刻虚设结构来形成栅极沟槽；通过从栅极沟槽蚀刻鳍结构在层堆叠中形成一组栅极腔；和形成包括栅极沟槽中的公共栅极主体和从公共栅极主体突出进入栅极腔中的一组栅极叉齿的栅极主体。

公开(公告)号：CN119208375A

公开(公告)日：2024-12-27

申请号：CN202410826519.9

申请日：2024-06-25

Applicant: IMEC 非营利协会

Inventor： G·海灵斯 ,  P·舒丁克

IPC: H01L29/78 ,  H01L29/41 ,  B82Y30/00

Abstract: 本文提供了一种纳米片器件，包括：第一晶体管结构和第二晶体管结构，每个晶体管结构包括源极区、漏极区和在所述源极区和所述漏极区之间延伸的沟道区，介电壁，栅极结构，以及栅极间隔物，其中所述第一晶体管结构的沟道区包括第一组垂直堆叠的沟道层，并且其中所述第二晶体管结构的沟道区包括第二组垂直堆叠的沟道层，其中所述栅极结构的顶部部分被布置在所述介电壁的顶表面上方，并且其中所述栅极间隔物的材料被布置在所述介电壁的第三侧表面和第四侧表面处，所述第三侧表面和所述第四侧表面横向于所述介电壁的所述第一侧表面和所述第二侧表面。

公开(公告)号：CN118160084A

公开(公告)日：2024-06-07

申请号：CN202180102011.9

申请日：2021-09-03

Applicant: IMEC 非营利协会 ,  华为技术有限公司

Inventor： A·拉瓦特 ,  吴昊 ,  G·海灵斯 ,  K·K·布瓦卡

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/775

Abstract: 根据本发明的纳米结构包括被配置成通过相反极性的载流子(诸如n和p型载流子)来传导电荷的一对纳米片或纳米线晶体管(1，1’)，其中这两个晶体管中的一者设置有内部间隔物(10)，而另一者没有设置内部间隔物。发明人发现，取决于电荷载流子的类型，省略内部间隔物可以提供器件导纳的出乎意料的改善，该改善超过了省略内部间隔物的负面影响。例如，在Si沟道PMOS纳米片晶体管(1’)中就是这种情况，而在Si沟道NMOS纳米片晶体管中(1)，内部间隔物的省略对寄生电容的负面影响超过了省略内部间隔物的任何益处。因此，本发明的优选实施例包括互补的NMOS和PMOS硅晶体管(1，1’)，其中NMOS具有内部间隔物(10)，而PMOS没有设置内部间隔物。

公开(公告)号：CN115692477A

公开(公告)日：2023-02-03

申请号：CN202210864545.1

申请日：2022-07-21

Applicant: IMEC 非营利协会

Inventor： G·西布罗特 ,  G·海灵斯 ,  G·范德帕拉斯

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L27/092 ,  H01L21/8238

Abstract: 本公开涉及在(薄)半导体层的背面上制造背面器件，其中半导体层还包括布置在其正面的一个或多个正面逻辑器件。本公开提出了一种半导体结构，其包括半导体层和至少部分地布置在半导体层的正面的一个或多个正面逻辑器件。此外，该半导体结构包括布置在半导体层的背面的至少四个外延层，其中这四个外延层包括第一导电类型的第一外延层、直接设置在第一外延层上的第二导电类型的第二外延层、直接设置在第二外延层上的第二导电类型的第三外延层、以及直接设置在第三外延层上的第一导电类型的第四外延层。此外，该半导体结构包括多个背面器件，它们暴露在第四外延层的背表面处并被加工进入该至少四个外延层的不同深度。