下行链路接收机比特速率处理器的结构

    公开(公告)号:CN101517912A

    公开(公告)日:2009-08-26

    申请号:CN200780036030.6

    申请日:2007-09-25

    CPC classification number: H04B1/707 H04L1/005 H04L1/0052 H04L1/0054 H04L1/0067

    Abstract: 一种无线系统中的比特率处理器,所述比特率处理器包括:前端处理器,所述前端处理器用于对物理信道数据进行处理并生成经编码的传输信道数据;传输信道缓冲器,所述传输信道缓冲器用于存储所述经编码的传输信道数据;以及后端处理器,所述后端处理器用于对来自所述传输信道缓冲器的所述经编码的传输信道数据进行处理并生成经解码的传输信道比特。所述前端处理器可以包括:接收物理信道数据的帧缓冲器;对来自帧缓冲器的物理信道数据进行解映射的第一级;从第一级接收解映射物理信道数据的中间帧缓冲器;以及对解映射物理信道数据进行处理并提供经编码的传输信道数据的第二级。所述后端处理器可以包括第三级,所述第三级包括:对经编码的传输信道数据进行缩放的缩放电路;对缩放后的传输信道数据进行解码的解码器;用于提供经解码的传输信道比特的CRC校验器;以及用于接收经解码传输信道数据的输出缓冲器。

    使用比特排列方法的传输装置

    公开(公告)号:CN100514900C

    公开(公告)日:2009-07-15

    申请号:CN200510007581.2

    申请日:2005-02-08

    Abstract: 使用比特排列方法的传输装置。一种传输装置,其包括:可操作用来利用包含在第一数据块和第二数据块中的多个比特来生成多个比特序列的电路;可操作用来控制所述多个比特序列以使之与相平面上的信号点相对应的电路,该电路包括比特序列生成单元,可操作用来控制所述多个比特序列的生成,以根据由与相平面上的信号点的对应关系而产生的各个比特序列的差错容限,对于所述多个预定比特的多个比特位置,将包含在所述第一数据块中的多个预定比特占用的占用率调整为更接近于包含在所述第二数据块中的多个预定比特占用的占用率;以及可操作用来发送通过根据各个信号点的多级调制而获得的信号的电路。

    一种Turbo码速率匹配及码字比特读取的方法

    公开(公告)号:CN101159513A

    公开(公告)日:2008-04-09

    申请号:CN200710165752.3

    申请日:2007-10-29

    Inventor: 袁志锋 徐俊

    CPC classification number: H04L1/0067 H04L1/0066 H04L1/1819

    Abstract: 本发明公开了本发明提供了一种turbo码速率匹配的方法,包括以下步骤:(a)将信息分组送到码率为1/r的turbo码编码器,产生系统比特流和(r-1)个校验的比特流;(b)将turbo编码器编出的系统比特流和(r-1)个校验的比特流分别通过各自的子交织器,经交织后,系统比特流放在循环缓冲器中的前面,校验比特流交错地放在系统比特流后面,形成循环缓冲区;(c)从循环缓冲区中顺序读取每次HARQ传输所需的E个的码字比特,组成一个HARQ子包。采用本发明的方法,完全实现Turbo码的正交重传,而且不用定义冗余版本号,可以节省信令开销。

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