公开(公告)号：CN115939124A

公开(公告)日：2023-04-07

申请号：CN202210850196.8

申请日：2022-07-19

Applicant: 三星电子株式会社

Inventor： 柳志秀 ,  林优镇 ,  都桢湖 ,  徐在禹 ,  俞炫圭 ,  郑珉在

IPC: H01L27/02 ,  G06F30/3947

Abstract: 提供了一种集成电路，包括布置在多行上的标准单元。该标准单元可以包括：多个功能单元，每个功能单元都被实现为逻辑电路；以及多个填充单元，包括至少一个第一填充单元和至少一个第二填充单元，每个填充单元包括后端线(BEOL)图案、中间线(MOL)图案和前端线(FEOL)图案中的至少一个图案，并且其中，至少一个第一填充单元和至少一个第二填充单元具有彼此相同的大小，并且至少一个第一填充单元的至少一个图案中的一个图案的密度不同于至少一个第二填充单元的至少一个图案中的一个图案的密度。

公开(公告)号：CN108987396A

公开(公告)日：2018-12-11

申请号：CN201810543913.6

申请日：2018-05-30

Applicant: 三星电子株式会社

Inventor： 都桢湖 ,  林优镇 ,  柳志秀 ,  郑钟勋

IPC: H01L27/092

Abstract: 公开了一种半导体器件。该半导体器件包括具有多个有源图案的衬底。多个栅电极与所述多个有源图案相交。有源触点电连接到有源图案。多个通孔包括第一常规通孔和第一虚设通孔。多个互连线设置在通孔上。所述多条互连线包括设置在第一常规通孔和第一虚设通孔两者上的第一互连线。第一互连线通过第一常规通孔电连接到有源触点。每个通孔包括通孔主体部分和覆盖通孔主体部分的底面和侧壁的通孔阻挡部分。每条互连线包括互连线主体部分和覆盖互连线主体部分的底面和侧壁的互连线阻挡部分。

公开(公告)号：CN107818811A

公开(公告)日：2018-03-20

申请号：CN201710821332.X

申请日：2017-09-13

Applicant: 三星电子株式会社

Inventor： 金勋起 ,  金龙浩 ,  朴昌男 ,  宋泰中 ,  林优镇 ,  郑钟勋

IPC: G11C29/00 ,  G06F11/16

CPC classification number: G11C29/702 ,  G11C5/025 ,  G11C7/1012 ,  G11C29/26 ,  G11C29/76 ,  G11C29/838 ,  G06F11/1666

Abstract: 一种存储器器件，包括：包括布置在包括正常列和用于修复所述正常列的冗余列的多个列中的多个存储器单元的存储器单元阵列，包括正常外围逻辑电路和用于修复所述正常外围逻辑电路的冗余外围逻辑电路的多个外围逻辑电路，以及被配置为基于所述多个列中的至少一个的缺陷或所述多个外围逻辑电路中的至少一个的缺陷中的至少一个缺陷，在所述多个列和所述多个外围逻辑电路之间形成第一路径的第一路径选择逻辑。