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公开(公告)号：CN110246887A
公开(公告)日：2019-09-17
申请号：CN201910155859.2
申请日：2019-03-01
Applicant: 三菱电机株式会社
Inventor： 藤井秀纪
IPC: H01L29/06 , H01L29/739 , H01L29/861 , H02M1/00
Abstract: 本发明目在于提供能够在确保耐压的同时，抑制恢复时的峰值电流的技术。半导体装置具备：p-型阳极层(1)，其p型杂质浓度是恒定的；n-型层(2)，其n型杂质浓度具有分布；以及n+型层(3)，其是与p-型阳极层(1)之间夹着n-型层(2)而配置的，n型杂质浓度比n-型层(2)高且是恒定的，n-型层(2)中的p-型阳极层(1)侧的部分的n型杂质浓度比p-型阳极层(1)的p型杂质浓度低。
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公开(公告)号：CN104218099B
公开(公告)日：2018-09-11
申请号：CN201410162956.1
申请日：2014-04-22
Applicant: 三菱电机株式会社
Inventor： 藤井秀纪
IPC: H01L29/861 , H01L21/329
Abstract: 本发明得到一种半导体装置及其制造方法，其能够使ESD耐量提高，并且使对温度的灵敏度提高。在半导体衬底（1）的正面上形成有氧化膜（16）。在该氧化膜（16）上形成有温感二极管（17）。形成有从半导体衬底（1）的正面向内部延伸的沟槽（25）。在该沟槽（25）内隔着氧化膜（26）填入有沟槽电极（27）。沟槽电极（27）与温感二极管（17）连接。
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公开(公告)号：CN101393937B
公开(公告)日：2010-12-08
申请号：CN200810109113.X
申请日：2008-05-23
Applicant: 三菱电机株式会社
Inventor： 藤井秀纪
IPC: H01L29/868
CPC classification number: H01L29/868 , H01L29/66113 , H01L29/861
Abstract: 本发明提供一种可高精度进行寿命控制的半导体装置，其中，PIN二极管(2)由阳极(6、P层3、I层4、N层5)与阴极(7)构成。在正向偏压状态下注入的载流子的密度较高的pn结附近的区域或者n+n结附近的区域，作为具有成为再结合中心的结晶缺陷的规定膜，形成有多晶硅膜。
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公开(公告)号：CN1901233A
公开(公告)日：2007-01-24
申请号：CN200610101492.9
申请日：2006-07-10
Applicant: 三菱电机株式会社
Inventor： 藤井秀纪
IPC: H01L29/866
CPC classification number: H01L29/866 , H01L29/66106
Abstract: 本发明提供一种能够以很好的精度决定齐纳电压且齐纳电压不变的齐纳二极管。该齐纳二极管包括半导体衬底、在半导体衬底的表面上形成的第1导电型的第1区域和以包含在第1区域中的方式形成在半导体衬底表面上的第2导电型的第2区域，将第1区域和第2区域的接合面作为pn结面，第1区域中的第1导电型的杂质浓度在半导体衬底的表面最高，第2区域中的第2导电型的杂质浓度在半导体衬底的表面最高。
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Patent Agency Ranking
公开(公告)号：CN115064535A
公开(公告)日：2022-09-16
申请号：CN202210629378.2
申请日：2017-09-26
Applicant: 三菱电机株式会社
Inventor： 藤井秀纪
IPC: H01L27/07 , H01L27/06 , H01L21/265 , H01L21/324 , H01L29/861 , H01L21/329 , H01L29/08 , H01L29/739 , H01L21/331
Abstract: 本发明目的在于提供可独立对pnp区域的动作和pn区域的动作进行控制的半导体装置。本发明所涉及的半导体装置具有由下述结构构成的层叠构造：n型n‑i层(3)；p型p阳极层(4)，其形成于n‑i层(3)表面；n型n‑缓冲层(7)，其形成于n‑i层(3)背面；n型n+阴极层(5)及p型p集电极层(6)，它们在俯视观察时彼此相邻地或相邻部分重叠地形成于n‑缓冲层(7)背面或n‑i层(3)及n‑缓冲层(7)背面；表面电极(8)，其以覆盖p阳极层(4)表面的方式形成；以及背面电极(9)，其以覆盖n+阴极层(5)及p集电极层(6)背面的方式形成，n+阴极层(5)在层叠构造中的层叠高度位置与p集电极层(6)在层叠构造中的层叠高度位置不同。
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公开(公告)号：CN114864700A
公开(公告)日：2022-08-05
申请号：CN202210555566.5
申请日：2019-03-01
Applicant: 三菱电机株式会社
Inventor： 藤井秀纪
IPC: H01L29/861 , H01L29/739 , H01L29/06 , H01L29/417 , H02M1/00
Abstract: 本发明目在于提供能够在确保耐压的同时，抑制恢复时的峰值电流的技术。半导体装置的制造方法具备以下工序：在p型杂质浓度恒定的半导体衬底，通过照射或注入n型杂质，从而形成阳极层以及第1半导体层，所述阳极层的p型杂质浓度是恒定的，所述第1半导体层的n型杂质浓度具有分布，所述第1半导体层中的所述阳极层侧的部分的n型杂质浓度比所述阳极层的p型杂质浓度低；以及形成第2半导体层，所述第2半导体层是与所述阳极层之间夹着所述第1半导体层而配置的，n型杂质浓度比所述第1半导体层高且是恒定的。
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公开(公告)号：CN114512439A
公开(公告)日：2022-05-17
申请号：CN202111332602.3
申请日：2021-11-11
Applicant: 三菱电机株式会社
IPC: H01L21/762 , H01L25/11 , H01L29/739 , H01L29/861
Abstract: 本发明的目的在于提供半导体装置，其适于低成本化，不使RBSOA等的破坏耐量降低，能够降低FWD动作时的恢复损耗。具有：FWD区域，其形成于基板，在该基板的上表面侧具有p型阳极区域、p型杂质浓度比该p型阳极区域高的第一p型接触区域、第一沟槽；IGBT区域，其形成于该基板，在俯视观察时隔着边界区域将该FWD区域包围，在该基板的上表面侧具有n型发射极区域、第二p型接触区域、第二沟槽；以及外周区域，其在俯视观察时将该FWD区域、该边界区域和该IGBT区域包围，该第一沟槽在俯视观察时沿该FWD区域的外缘形成为环状，该第二沟槽在俯视观察时沿该边界区域的外缘形成为环状，在该边界区域的上表面侧仅具有p型区域。
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公开(公告)号：CN114284337A
公开(公告)日：2022-04-05
申请号：CN202111128107.0
申请日：2021-09-26
Applicant: 三菱电机株式会社
Abstract: 提供进一步降低了FWD动作时的恢复损耗的半导体装置。晶体管和二极管形成于共通的半导体基板，半导体基板具有晶体管区域和将它们包围的外周区域，晶体管区域被多个条状的栅极电极划分为形成沟道的多个沟道区域和不形成沟道的多个非沟道区域，多个非沟道区域具有第1半导体层、第2半导体层、第3半导体层、第5半导体层、第1电极和第2电极，第3半导体层以及第5半导体层经由接触孔而与第2电极电连接，第5半导体层以不与第1导电型的杂质层接触的方式而选择性地设置，该第1导电型的杂质层设置于外周区域而对与单元区域之间的边界进行限定。
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公开(公告)号：CN114284336A
公开(公告)日：2022-04-05
申请号：CN202111113515.9
申请日：2021-09-23
Applicant: 三菱电机株式会社
Abstract: 提供抑制了反向偏置安全动作区域的降低的半导体装置。晶体管二极管形成于共通的半导体基板，半导体基板具有晶体管区域二极管区域、将晶体管区域及二极管区域包围的外周区域，晶体管区域由条状的多个栅极电极区分为多个晶体管单位单元区域，二极管区域由多个栅极电极区分为多个二极管单位单元区域，多个晶体管单位单元区域具有在半导体基板的第1主面侧设置的第1导电型的第3半导体层、在第3半导体层的上层部选择性地设置的第2导电型的第4半导体层及第5半导体层，第5半导体层设置为，与在外周区域设置的第1导电型的杂质层接触或侵入至杂质层内。
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