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公开(公告)号：CN102522386A
公开(公告)日：2012-06-27
申请号：CN201110397002.5
申请日：2011-12-02
Applicant: 北京大学
IPC: H01L23/544 , G01R31/26
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种栅氧化层界面陷阱密度测试结构及测试方法，涉及MOS器件质量、可靠性测试技术领域，所述测试结构包括n型MOSFET及对应的p型栅氧化层电容，或者p型MOSFET及对应的n型栅氧化层电容；所述n型MOSFET与其对应的p型栅氧化层电容，以及p型MOSFET与其对应的n型栅氧化层电容共用栅极。本发明采用同一测试结构便可完成对n和p型MOS器件栅氧化层界面陷阱密度的测试，且缩短了测量时间、提高了测试效率，降低了测试成本。
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公开(公告)号：CN102520331A
公开(公告)日：2012-06-27
申请号：CN201110397005.9
申请日：2011-12-02
Applicant: 北京大学
IPC: G01R31/26
Abstract: 本发明公开了一种用于STI型LDMOS器件的界面陷阱测试方法，涉及高压半导体器件可靠性技术领域，该方法在STI型LDMOS器件的源极和衬底之间、漏极和衬底之间施加同一个正向偏置电压，同时施加栅极扫描电压，并测量衬底电流，由衬底电流的峰值的位置确定界面陷阱在STI型LDMOS器件中的STI区或沟道区。本发明直接利用STI型LDMOS器件为测试结构，节省了测试成本，且便于在测试中同时获取了STI区和沟道区界面陷阱的位置信息，且不对STI型LDMOS器件造成损伤。
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公开(公告)号：CN118550501A
公开(公告)日：2024-08-27
申请号：CN202410523553.9
申请日：2024-04-28
Applicant: 北京大学
Abstract: 本发明提供一种基于双边沿时域计算的浮点数存内计算系统、方法及浮点数存内计算芯片，所述系统包括：多个双模存内计算模块，各所述双模存内计算模块用于计算预设时域周期内各输入浮点数和权重浮点数的指数和；最大值查找模块，用于确定各所述指数和的输出时间，并根据各所述指数和的输出时间，确定最大指数和及各所述指数和与所述最大指数和之间的差值；尾数移位模块，用于根据各所述指数和与所述最大指数和之间的差值，对各所述输入浮点数和权重浮点数的尾数进行移位，并输出移位后的各所述输入浮点数和权重浮点数的尾数；所述双模存内计算模块还用于对移位后的各所述输入浮点数和权重浮点数的尾数进行乘累加运算。本发明能降低存内计算系统结构面积、计算时间以及功耗的开销。
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公开(公告)号：CN109309129B
公开(公告)日：2021-04-13
申请号：CN201811071202.X
申请日：2018-09-14
Applicant: 北京大学
IPC: H01L29/786 , H01L23/64
Abstract: 本发明实施例提供了一种基于FDSOI的gg‑NMOS器件，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；外接电阻的一端与漏极连接，在外接电阻与漏极之间接入静电输入端，外接电阻的另一端与P型衬底连接；P型衬底的表面上一侧形成有埋氧层，在埋氧层的表面上形成有源极和漏极，源极和漏极之间形成的沟道上形成有栅极，栅极与源极均接地。本发明实施例提供的基于FDSOI的gg‑NMOS器件，在静电输入端与P型衬底之间接入外接电阻，可以通过不同阻值的外接电阻确定合适的触发电压以满足不同ESD防护的需求。相比于现有技术中存在的基于FDSOI的gg‑NMOS器件，可以实现更低的触发电压，节约了成本。
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公开(公告)号：CN103367193B
公开(公告)日：2015-10-07
申请号：CN201310314338.X
申请日：2013-07-24
Applicant: 北京大学
IPC: H01L21/66
Abstract: 本发明提供及一种栅氧化层陷阱密度及位置的测试方法及装置，涉及MOS器件质量、可靠性测试技术领域。本方法包括步骤：S1、在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；S2、pn结正向偏置后，在栅极接入栅极直流扫描电压，按从负电压到正电压的方法进行扫描，使器件表面从积累状态变为弱反型状态；在扫描过程中对衬底端进行测量，得到衬底电流；S3、建立衬底电流与栅极直流扫描电压的第一I-V曲线；S4、对栅极施加一个固定电压，重复步骤S1～S3多次，得到多条第二I-V曲线；通过对多条第二I-V曲线底部高度的测量，得到pn结的陷阱密度。本发明能够测量出pn结的陷阱密度以及对陷阱的位置进行定位，进而对器件设计进行改进，来减少陷阱的产生。
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Patent Agency Ranking
公开(公告)号：CN102841300B
公开(公告)日：2014-06-11
申请号：CN201210342022.7
申请日：2012-09-14
Applicant: 北京大学
IPC: G01R31/26
Abstract: 本发明提供一种测试MOS器件温度特性的结构及方法，所述结构包括：一个自带加热结构的待测试MOS器件和一个PN结，所述加热结构为围绕在MOS器件和PN结周围，且在一侧有开口的框型电阻结构。通过利用加热结构快速升温的特点，对MOS器件的局部进行加热，使得升温效果显著加快；只在进行一次温度校准后，通过改变施加在加热结构两端的电流或者电压，使得MOS器件的温度特性的测试一次性就能够完成，提高了温度特性测试的效率。
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公开(公告)号：CN103367193A
公开(公告)日：2013-10-23
申请号：CN201310314338.X
申请日：2013-07-24
Applicant: 北京大学
IPC: H01L21/66
Abstract: 本发明提供一种栅氧化层陷阱密度及位置的测试方法及装置，涉及MOS器件质量、可靠性测试技术领域。本方法包括步骤：S1、在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；S2、pn结正向偏置后，在栅极接入栅极直流扫描电压，按从负电压到正电压的方法进行扫描，使器件表面从积累状态变为弱反型状态；在扫描过程中对衬底端进行测量，得到衬底电流；S3、建立衬底电流与栅极直流扫描电压的第一I-V曲线；S4、对栅极施加一个固定电压，重复步骤S1～S3多次，得到多条第二I-V曲线；通过对多条第二I-V曲线底部高度的测量，得到pn结的陷阱密度。本发明能够测量出pn结的陷阱密度以及对陷阱的位置进行定位，进而对器件设计进行改进，来减少陷阱的产生。
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公开(公告)号：CN103323763A
公开(公告)日：2013-09-25
申请号：CN201310253482.7
申请日：2013-06-24
Applicant: 北京大学
IPC: G01R31/26
Abstract: 本发明涉及集成电路技术领域，特别涉及一种测量阈值电压和饱和漏电流退化电路。该电路包括：PMOS晶体管、NMOS晶体管、负载电容、电压比较器、第一数级反相器链和第二数级反相器链，上述部件组成一个三角波产生电路。本发明提供的测量阈值电压和饱和漏电流退化电路，采用将三角波产生电路与MOS晶体管的阈值电压及饱和漏电流的退化测试结合起来，将器件的特性与电路行为结合起来，可以从外部改变电路的工作条件，并且可以在各种不同的测试条件下，直接简便地测出阈值电压和饱和漏电流的退化情况。
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公开(公告)号：CN102832203A
公开(公告)日：2012-12-19
申请号：CN201210313870.5
申请日：2012-08-29
Applicant: 北京大学
IPC: H01L23/544 , G01R31/26
CPC classification number: G01R31/2621 , H01L22/14 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及MOS器件质量及可靠性研究领域，公开了一种栅氧化层界面陷阱密度测试结构及方法。本发明使得n型和p型MOS器件的栅氧化层界面陷阱密度测试可以在同一测试结构上完成，不仅可以缩短一半的测量的时间，而且由于本测试方法是基于简单的电流－电压扫描测试，无需使用脉冲发生器等设备，降低了常规方法的测量仪器成本。本发明测量获得的具有谱峰特征的测试结果，也便于数据的分析与计算。另外，本发明测试结构是四端结构，因为可同时完成两种测试，所以等效于减小了测试结构的版图面积，降低了测试成本，满足了对于先进工艺节点下，制造成本的急速增加而带来的成本控制的需求。
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