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公开(公告)号：CN114361156A
公开(公告)日：2022-04-15
申请号：CN202111402639.9
申请日：2021-11-19
Applicant: 北京智芯微电子科技有限公司 , 北京大学 , 国网信息通信产业集团有限公司 , 国网浙江省电力有限公司 , 国家电网有限公司
IPC: H01L27/02
Abstract: 本申请公开了一种DTSCR器件和电子设备。DTSCR器件包括依次层叠设置的基板、埋氧化层和P型衬底，在P型衬底上沿第一方向依次设置有预设P+掺杂区、预设N+掺杂区和多个N阱区，多个N阱区在第一方向上依次连接，预设N+掺杂区在第一方向的部分区域构成预设N阱区，预设N阱区在第二方向上相对预设N+掺杂区部分设置，预设N阱区的总体积与N阱区的数量相关联，其中，预设P+掺杂区和预设N+掺杂区均为源区。本申请通过在本征SCR的N+掺杂区引入N阱区，实现本征SCR的预设P+掺杂区的电阻的增加，进而降低本征SCR开启所需要的ESD电流，达到削弱寄生SCR电流泄放作用降低本征SCR的开启延迟，从而彻底抑制DTSCR的二次触发。
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公开(公告)号：CN109309128B
公开(公告)日：2020-11-03
申请号：CN201811051919.8
申请日：2018-09-10
Applicant: 北京大学
IPC: H01L29/786
Abstract: 本发明实施例提供一种基于FDSOI的gg‑NMOS器件，包括：沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零。本发明实施例通过在P型衬底上形成N阱注入区，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。
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公开(公告)号：CN109904215A
公开(公告)日：2019-06-18
申请号：CN201811646024.9
申请日：2018-12-29
Applicant: 北京大学
Abstract: 本发明实施例提供了一种DTSCR器件，包括：P型衬底，所述P型衬底上从左至右依次设置有预设P+掺杂区、预设N+掺杂区以及多个N阱区，所述多个N阱区中的所有N阱区从左至右依次连接；所述预设N+掺杂区的部分区域构成预设N阱区；其中，所述预设P+掺杂区和所述预设N+掺杂区均为源区。本发明实施例提供的一种DTSCR器件，将预设N+掺杂区的部分区域构成预设N阱区，实现了抑制DTSCR的二次触发现象，满足ESD设计要求。而且，还可以通过DTSCR器件中的二极管的数量实现对DTSCR整体触发电压的精确调节，从而满足不同的ESD设计需求。
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公开(公告)号：CN105552076B
公开(公告)日：2018-05-01
申请号：CN201610041940.4
申请日：2016-01-21
Applicant: 北京大学
IPC: H01L27/02 , H01L29/06 , H01L21/822
Abstract: 本发明公开了一种二极管辅助触发的可控硅器件及其制造方法、集成电路，该器件包括：依次设置在P型衬底上的第一P+注入区，第一N+注入区和至少两个N阱区，每一N阱区内均设置有靠近所述第一P+注入区的第二P+注入区和远离所述第一P+注入区的第二N+注入区；还包括：金属互联区，用于连接相邻的N阱区内的第二N+注入区和第二P+注入区；第二P+注入区在P型衬底表面形成的图形的面积不全相等且均不大于第一P+注入区在P型衬底表面形成的图形的面积；第二N+注入区在P型衬底表面形成的图形的面积不全相等且均不大于第一N+注入区在P型衬底表面形成的图形的面积。该DTSCR器件在不增加版图面积的基础上降低了泄露电流，缩短了DTSCR器件在VF‑TLP测试中的开启时间。
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公开(公告)号：CN104392989B
公开(公告)日：2017-06-09
申请号：CN201410638547.4
申请日：2014-11-06
Applicant: 北京大学
Abstract: 本发明涉及集成电路芯片静电放电保护技术领域，尤其涉及一种基于可控硅作为泄放器件的ESD保护电路。该ESD保护电路包括泄放器件可控硅，以及PMOS晶体管MP；其中，所述PMOS晶体管MP的源极与正向偏置的二极管D2的n端相连，所述PMOS晶体管MP的漏极接地，所述PMOS晶体管MP的栅极与电源管脚VDD相连；其中，二极管D1、所述可控硅的寄生三极管Qpnp的发射极‑基极正偏二极管、所述可控硅的寄生电阻Rn、所述二极管D2以及所述PMOS晶体管MP构成所述直流触发模块。本发明提供的直流触发基于可控硅的ESD保护电路，在芯片正常工作时有效的减少了漏电流；在ESD冲击来临时，可控硅作为泄放器件仍能有效触发。
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公开(公告)号：CN104051505B
公开(公告)日：2017-01-18
申请号：CN201410283340.X
申请日：2014-06-23
Applicant: 北京大学
Abstract: 本发明涉及集成电路的静电放电保护技术领域，尤其涉及一种LDMOS ESD器件。本发明的LDMOS ESD器件在源漏区的下方引入P+掺杂区，使得在LDMOS ESD器件获得更高的二次击穿电流。当ESD冲击发生时，寄生的晶体管作为主要静电放电器件，使得新型LDMOS ESD器件的单位面积静电放电电流增大，从而获得高的ESD保护水平。另外，本发明的LDMOS ESD器件的触发电压由LDMOS晶体管P+掺杂层的引入，实现了触发电压可调节。
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公开(公告)号：CN109309129B
公开(公告)日：2021-04-13
申请号：CN201811071202.X
申请日：2018-09-14
Applicant: 北京大学
IPC: H01L29/786 , H01L23/64
Abstract: 本发明实施例提供了一种基于FDSOI的gg‑NMOS器件，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；外接电阻的一端与漏极连接，在外接电阻与漏极之间接入静电输入端，外接电阻的另一端与P型衬底连接；P型衬底的表面上一侧形成有埋氧层，在埋氧层的表面上形成有源极和漏极，源极和漏极之间形成的沟道上形成有栅极，栅极与源极均接地。本发明实施例提供的基于FDSOI的gg‑NMOS器件，在静电输入端与P型衬底之间接入外接电阻，可以通过不同阻值的外接电阻确定合适的触发电压以满足不同ESD防护的需求。相比于现有技术中存在的基于FDSOI的gg‑NMOS器件，可以实现更低的触发电压，节约了成本。
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公开(公告)号：CN104952868B
公开(公告)日：2018-01-23
申请号：CN201510037402.3
申请日：2015-01-23
Applicant: 北京大学
Abstract: 本发明涉及集成电路的静电放电保护技术领域，尤其涉及一种二极管链触发的栅控PIN结静电放电保护器件。该静电放电保护器件包括P型衬底、n个N型阱区以及栅控PIN结，其中，n为常数；n个N型阱区以及栅控PIN结形成于P型衬底上；n个N型阱区连接有输入端，栅控PIN结设置于n个N型阱区连接输入端的一侧；第二N+掺杂区形成于栅控PIN结与n个N型阱区之间，第一N+掺杂区形成于栅控PIN结的另一侧，第一P+掺杂区形成于第一N+掺杂区之上；n个N型阱区中P+掺杂区与N+掺杂区具有相同的相对位置关系。本发明提供的二极管链触发的栅控PIN结静电放电保护器件在不增加漏电的基础上，能够有效调节触发电压以满足不同I/O的需求。
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公开(公告)号：CN109309128A
公开(公告)日：2019-02-05
申请号：CN201811051919.8
申请日：2018-09-10
Applicant: 北京大学
IPC: H01L29/786
CPC classification number: H01L29/78606
Abstract: 本发明实施例提供一种基于FDSOI的gg-NMOS器件，包括：沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零。本发明实施例通过在P型衬底上形成N阱注入区，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。
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公开(公告)号：CN104952868A
公开(公告)日：2015-09-30
申请号：CN201510037402.3
申请日：2015-01-23
Applicant: 北京大学
Abstract: 本发明涉及集成电路的静电放电保护技术领域，尤其涉及一种二极管链触发的栅控PIN结静电放电保护器件。该静电放电保护器件包括P型衬底、n个N型阱区以及栅控PIN结，其中，n为常数；n个N型阱区以及栅控PIN结形成于P型衬底上；n个N型阱区连接有输入端，栅控PIN结设置于n个N型阱区连接输入端的一侧；第二N+掺杂区形成于栅控PIN结与n个N型阱区之间，第一N+掺杂区形成于栅控PIN结的另一侧，第一P+掺杂区形成于第一N+掺杂区之上；n个N型阱区中P+掺杂区与N+掺杂区具有相同的相对位置关系。本发明提供的二极管链触发的栅控PIN结静电放电保护器件在不增加漏电的基础上，能够有效调节触发电压以满足不同I/O的需求。
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