公开(公告)号：CN1983442B

公开(公告)日：2010-12-01

申请号：CN200610162373.4

申请日：2006-12-14

Applicant: 松下电器产业株式会社

Inventor： 增尾昭 ,  角谷範彦 ,  法邑茂夫

IPC: G11C8/10 ,  H01L29/41 ,  H01L29/423

CPC classification number: G11C8/08 ,  G11C8/10

Abstract: 本发明公开的译码器电路包括：用于提供第一电压的电源控制电路；串联连接在该电源控制电路和第一参考节点之间的第一晶体管和第二晶体管；以及连接在第二参考节点与位于所述第一晶体管和第二晶体管之间的连接节点之间的第三晶体管和第四晶体管。第一晶体管在其栅极接收第一信号，第二晶体管在其栅极接收与第一信号相对应的第二信号。第三晶体管在其栅极接收第三信号，第四晶体管在其栅极接收与第三信号相对应的第四信号。所述第一电压和第一参考节点之间的电位差小于第一参考节点和第二参考节点之间的电位差。

公开(公告)号：CN101345082A

公开(公告)日：2009-01-14

申请号：CN200810099898.7

申请日：2008-06-06

Applicant: 松下电器产业株式会社

Inventor： 增尾昭 ,  角谷范彦 ,  辻村和树 ,  小池刚

IPC: G11C11/413 ,  H01L27/11

CPC classification number: G11C11/412 ,  G11C11/419

Abstract: 谋取SRAM的动作范围的扩大，和相对于多列存储单元列具有一个输出入电路的SRAM的小面积化。在具有第一及第二负载晶体管(ML1、ML2)、第一及第二驱动晶体管(MD1、MD2)、和第一及第二存取晶体管(MA1、MA2)的存储单元(20)中，附加了：介于第一比特线(BL)及第一记忆节点(D)之间的，且具有连接于第一列线(CL1)的栅极端子的第三存取晶体管(WA1)，和介于第二比特线(NBL)和第二记忆节点(ND)之间的，且具有连接于第二列线(CL2)的栅极端子的第四存取晶体管(WA2)。

公开(公告)号：CN101165806A

公开(公告)日：2008-04-23

申请号：CN200710141995.3

申请日：2007-08-17

Applicant: 松下电器产业株式会社

Inventor： 增尾昭

IPC: G11C11/413

CPC classification number: G11C11/419 ,  G11C11/412

Abstract: 本发明提供一种半导体存储器件，能够维持良好的保持特性，并扩大写入数据时的动作电压容限。该半导体存储器件，在由两个负载晶体管(1、2)、两个驱动晶体管(3、4)、以及两个存取晶体管(5、6)构成的存储单元(10)中添加存储节点电压控制电路(20)。该存储节点电压控制电路(20)进行控制，使得在向该存储单元(10)写入数据时提升两个存储节点(D、ND)中保持着逻辑低电平的存储节点的电压而不使负载晶体管(1、2)的各个源极的电压发生变化。