-
公开(公告)号：CN100565696C
公开(公告)日：2009-12-02
申请号：CN200610087781.8
申请日：2006-06-06
Applicant: 松下电器产业株式会社
Abstract: 本发明提供一种即使因低电压化或温度变化等的影响，导致半导体记忆装置的晶体管性能偏差，也能够稳定工作的半导体记忆装置。设有按照记忆信息，变更伪读出线(DRD)的负荷电容的复位伪单元(121…)，按照温度条件、电压条件等使用环境，给复位伪单元(121…)设定记忆信息。这样，按照对预充电给上述伪读出线(DRD)的电荷进行放电所引起的上述伪读出线(DRD)的电压变化，控制存储单元(111…)的读出时序等。
-
公开(公告)号：CN100356478C
公开(公告)日：2007-12-19
申请号：CN200410001442.4
申请日：2004-01-08
Applicant: 松下电器产业株式会社
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 本发明涉及半导体存储器，提供了即使是存取晶体管和激励晶体管的栅极幅度相等的场合也稳定地动作的半导体存储装置。当在位线对31、32之间设置空位线33，将位线对31、32设定为电源电压，将空位线33设定为接地电压之后，对它们进行均衡。在以后的读出中，当激活字线30时，由于位线对31、32是已变成比电源电压低的中间电位的状态，因此存储晶体管11、21的电流驱动能力在外观上下降，存储单元10的静态噪声容限变大。
-
公开(公告)号：CN1892891A
公开(公告)日：2007-01-10
申请号：CN200610087781.8
申请日：2006-06-06
Applicant: 松下电器产业株式会社
Abstract: 本发明提供一种即使因低电压化或温度变化等的影响，导致半导体记忆装置的晶体管性能偏差，也能够稳定工作的半导体记忆装置。设有按照记忆信息，变更伪读出线(DRD)的负荷电容的复位伪单元(121…)，按照温度条件、电压条件等使用环境，给复位伪单元(121…)设定记忆信息。这样，按照对预充电给上述伪读出线(DRD)的电荷进行放电所引起的上述伪读出线(DRD)的电压变化，控制存储单元(111…)的读出时序等。
-
公开(公告)号：CN1519861A
公开(公告)日：2004-08-11
申请号：CN200410001442.4
申请日：2004-01-08
Applicant: 松下电器产业株式会社
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 本发明涉及半导体存储器，提供了即使是存取晶体管和激励晶体管的栅极幅度相等的场合也稳定地动作的半导体存储装置。当在位线对31、32之间设置空位线33，将位线对31、32设定为电源电压，将空位线33设定为接地电压之后，对它们进行均衡。在以后的读出中，当激活字线30时，由于位线对31、32是已变成比电源电压低的中间电位的状态，因此存储晶体管11、21的电流驱动能力在外观上下降，存储单元10的静态噪声容限变大。
-
公开(公告)号：CN101345082A
公开(公告)日：2009-01-14
申请号：CN200810099898.7
申请日：2008-06-06
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , H01L27/11
CPC classification number: G11C11/412 , G11C11/419
Abstract: 谋取SRAM的动作范围的扩大，和相对于多列存储单元列具有一个输出入电路的SRAM的小面积化。在具有第一及第二负载晶体管(ML1、ML2)、第一及第二驱动晶体管(MD1、MD2)、和第一及第二存取晶体管(MA1、MA2)的存储单元(20)中，附加了：介于第一比特线(BL)及第一记忆节点(D)之间的，且具有连接于第一列线(CL1)的栅极端子的第三存取晶体管(WA1)，和介于第二比特线(NBL)和第二记忆节点(ND)之间的，且具有连接于第二列线(CL2)的栅极端子的第四存取晶体管(WA2)。
-
Patent Agency Ranking
公开(公告)号：CN100447896C
公开(公告)日：2008-12-31
申请号：CN200410063219.2
申请日：2004-06-30
Applicant: 松下电器产业株式会社
IPC: G11C11/34
CPC classification number: G11C7/1069 , G11C7/1051 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/18 , G11C11/419 , G11C2207/002
Abstract: 本发明提供一种半导体存储装置，包括多个具有至少2个以上的存储器单元(100)的存储器单元组(101)。各存储器单元组(101)具有读出部(103)和写入部(102)。存储器单元(100)的数据由一方位线(BIT)经由上述读出部(103)从读出用全局位线(RGBIT)读出。写入部(102)被在自身的存储器单元组(101)内的至少2个以上的存储器单元(100)所共用。由此，即使是从位线对的一方经由读出用全局位线输出存储器单元数据的构成，采用通常的6晶体管构成存储器单元，也能够很好的进行向存储器单元的数据写入。
-
公开(公告)号：CN100394510C
公开(公告)日：2008-06-11
申请号：CN200310120413.5
申请日：2003-12-11
Applicant: 松下电器产业株式会社
IPC: G11C11/417
CPC classification number: G11C7/06 , G11C7/12 , G11C7/14 , G11C2207/065
Abstract: 公开了一种半导体存储装置，其中多个n沟道晶体管中的每一个的栅极与每个字线驱动器输出侧的多条字线中对应的一条相连。所述n沟道晶体管的源极通过选择开关元件与连接到伪位线上的多个复制晶体管中对应的一个的栅极相连。每个复制晶体管的栅极与放电晶体管中对应的一个连接。伪位线通过逻辑门与读出放大器相连。
-
公开(公告)号：CN101169966A
公开(公告)日：2008-04-30
申请号：CN200710182049.3
申请日：2007-10-24
Applicant: 松下电器产业株式会社
IPC: G11C11/34
CPC classification number: H01L27/1104 , G11C5/063 , G11C11/412 , H01L27/11
Abstract: 本发明在必须固定晶体管间距而配置晶体管时，对照存储单元阵列来有效地配置外围控制电路的晶体管，从而减少多余的空间，抑制外围控制电路面积的增加。存储单元(1)的宽度实质上与构成外围控制电路(5)的晶体管(3)的晶体管间距的整数倍相等，因此构成SRAM时，对照存储单元阵列(4)，能够有效配置构成外围控制电路(5)的晶体管(3)，能够抑制整个半导体存储装置面积的增加。
-
公开(公告)号：CN1577620A
公开(公告)日：2005-02-09
申请号：CN200410063219.2
申请日：2004-06-30
Applicant: 松下电器产业株式会社
IPC: G11C11/34
CPC classification number: G11C7/1069 , G11C7/1051 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/18 , G11C11/419 , G11C2207/002
Abstract: 本发明提供一种半导体存储装置，包括多个具有至少2个以上的存储器单元(100)的存储器单元组(101)。各存储器单元组(101)具有读出部(103)和写入部(102)。存储器单元(100)的数据由一方位线(BIT)经由上述读出部(103)从读出用全局位线(RGBIT)读出。写入部(102)被在自身的存储器单元组(101)内的至少2个以上的存储器单元(100)所共用。由此，即使是从位线对的一方经由读出用全局位线输出存储器单元数据的构成，采用通常的6晶体管构成存储器单元，也能够很好的进行向存储器单元的数据写入。
-
公开(公告)号：CN1508808A
公开(公告)日：2004-06-30
申请号：CN200310120413.5
申请日：2003-12-11
Applicant: 松下电器产业株式会社
IPC: G11C11/417
CPC classification number: G11C7/06 , G11C7/12 , G11C7/14 , G11C2207/065
Abstract: 公开了一种半导体存储装置，其中多个n沟道晶体管中的每一个的栅极与每个字线驱动器输出侧的多条字线中对应的一条相连。所述n沟道晶体管的源极通过选择开关元件与连接到伪位线上的多个复制晶体管中对应的一个的栅极相连。每个复制晶体管的栅极与放电晶体管中对应的一个连接。伪位线通过逻辑门与读出放大器相连。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.029 seconds)
