公开(公告)号：CN1264032B

公开(公告)日：2010-05-26

申请号：CN00102246.6

申请日：2000-02-18

Applicant: 松下电器产业株式会社

Inventor： 野口展明 ,  渡部隆弘

IPC: G06F11/08

CPC classification number: H03M13/1595 ,  H03M13/1515 ,  H03M13/158

Abstract: 在用多个错误纠正码的装置中，通过有效使用纠正能力大的编码的并发位计算电路，增大纠正能力小的编码的并发位计算并行处理编码字数，实现纠错高速化。由伽罗瓦域的加法器、触发电路和伽罗瓦域的元的第1常数乘法器，构成16个并发位计算电路，计算8重错误纠正里德索洛蒙(RS)码的1编码字的并发位。部分并发位计算电路上附有伽罗瓦域的元的第2常数乘法器，及选择第1和第2常数乘法器的选择电路，构成能8并行处理1重错误纠正RS码的并发位计算电路。

公开(公告)号：CN1179272C

公开(公告)日：2004-12-08

申请号：CN99801494.X

申请日：1999-10-19

Applicant: 松下电器产业株式会社

Inventor： 上田泰志 ,  渡部隆弘

IPC: G06F11/34 ,  G06F13/16

CPC classification number: G06F11/3636 ,  G06F11/3466

Abstract: 本发明涉及一种信号处理设备，包括在LSI中的多个存储器和用来存取这些存储器的多个存储器存取块，在故障的情况下能容易地分析原因。包括：第一仲裁块150，用来仲裁第三存储器存取块130至第一内装存储器160的存取权；第二仲裁块180，用来仲裁以便把第三存储器存取块130的存储器存取历史，存储在第二内装存储器190中，第二内装存储器190与执行第三存储器存取块130的存取的第一内装存储器160不同；及跟踪控制块170。

公开(公告)号：CN1275220A

公开(公告)日：2000-11-29

申请号：CN99801494.X

申请日：1999-10-19

Applicant: 松下电器产业株式会社

Inventor： 上田泰志 ,  渡部隆弘

IPC: G06F11/34 ,  G06F13/16

CPC classification number: G06F11/3636 ,  G06F11/3466

Abstract: 本发明涉及一种信号处理设备,包括在LSI中的多个存储器和用来存取这些存储器的多个存储器存取块,在故障的情况下能容易地分析原因。包括;第一仲裁块150,用来仲裁第三存储器存取块130至第一内装存储器160的存取权;第二仲裁块180,用来仲裁以便把第三存储器存取块130的存储器存取历史,存储在第二内装存储器190中,第二内装存储器190与执行第三存储器存取块130的存取的第一内装存储器160不同;及跟踪控制块170。

公开(公告)号：CN1275219A

公开(公告)日：2000-11-29

申请号：CN99801410.9

申请日：1999-10-19

Applicant: 松下电器产业株式会社

Inventor： 上田泰志 ,  渡部隆弘

IPC: G06F11/34 ,  G06F13/16

CPC classification number: G06F11/366 ,  G06F11/3466 ,  G06F11/3476 ,  G06F11/3636 ,  G06F11/3648

Abstract: 在一种使一个存储器和多个用来存取该存储器的块提供在一个LSI中的信号处理设备中,为了使在故障情况下的原因分析容易,提供一个跟踪控制块170,并且通过由一个微型计算机110的设置,控制来自要求存储器存取块的存取历史存储的开始和结束、及存储内容,并且跟踪存储器的一个规定区域。在故障情况下,通过从外部读出在内装存储器160中的特定跟踪区域,能容易地分析原因。