公开(公告)号：CN210052161U

公开(公告)日：2020-02-11

申请号：CN201920710970.9

申请日：2019-05-17

Applicant: 意法半导体(格勒诺布尔2)公司 ,  意法半导体股份有限公司

Inventor： R·克里特利 ,  G·谷亚纳西亚 ,  D·勒-戈斯科茨 ,  N·安奎特

IPC: G06F21/72

Abstract: 本申请涉及处理系统、集成电路和微控制器。在一个示例中，集成电路包括：寄存器接口，其包括多个寄存器；总线接口，被配置为监视发送到寄存器接口的写入请求，其中写入请求包括目标地址和待写入的数据。总线接口被配置为接收待写入多个寄存器的数据和用于选择多个寄存器中的相应寄存器的寄存器选择信号。集成电路包括监视电路，该监视电路被配置为监视总线接口和多个寄存器之间的寄存器选择信号，以便确定待写入多个寄存器的数据何时有效。本申请的各种实施例提供了用于验证/证实包括一个或多个密码密钥的安全配置的解决方案。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN209980248U

公开(公告)日：2020-01-21

申请号：CN201920289802.7

申请日：2019-03-07

Applicant: 意法半导体股份有限公司

Inventor： G·谷亚纳西亚 ,  R·克里特利

IPC: G06F21/85

Abstract: 本申请涉及电路和电子设备。电路包括：输入节点，被配置为通过AXI总线接收数据访问请求，其传送相应数据起始地址和指示突发请求中请求的数据单元是加密还是非加密数据单元的安全信息，该请求将关于数据单元大小、突发请求类型和长度的补充信息与相应数据起始地址和安全信息一起传送；读取电路块，耦合到输入节点，被配置为从存储器接收数据单元可用性信号，读取数据起始地址和安全信息，据此将突发请求划分为对加密数据单元和对非加密数据单元的突发请求，使这些请求转发到存储器，并从存储器获取相应数据单元集合；和处理电路装置，被配置为将AES处理应用于对加密数据单元的突发请求。由此提供适于插在AXI总线上以与存储器控制器协作的硬件方案。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN209417720U

公开(公告)日：2019-09-20

申请号：CN201920225037.2

申请日：2019-02-22

Applicant: 意法半导体股份有限公司

Inventor： S·M·罗塞利 ,  G·谷亚纳西亚

IPC: G06F9/30

Abstract: 本公开的各实施例涉及二进制至格雷转换电路和FIFO存储器。公开了一种用于执行二进制至格雷转换的电路。第一二进制信号表示目标值并且第二二进制信号存储在寄存器中。确定一组二进制候选值，其中每个二进制候选值的相应的格雷等效具有距第二二进制值的格雷等效为1的汉明距离。根据第一二进制信号和第二二进制信号的选择二进制候选值中的一个。在寄存器的输入处提供所选择的二进制候选值。通过确定所选择的二进制候选值的格雷编码等效来生成编码信号。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN205375448U

公开(公告)日：2016-07-06

申请号：CN201520777288.3

申请日：2015-10-08

Applicant: 意法半导体股份有限公司

Inventor： S·M·罗塞利 ,  G·谷亚纳西亚 ,  U·马里

IPC: G06F5/06

CPC classification number: G11C7/222 ,  G06F5/06 ,  G06F5/10 ,  G06F2205/102

Abstract: 本公开涉及双同步电子设备和FIFO存储器电路。一种双同步电子设备可以包括：FIFO存储器电路，以及第一数字电路，所述第一数字电路耦合至所述FIFO存储器电路并且配置成基于第一时钟信号操作，并且基于写指针对所述FIFO存储器电路进行写入。所述双同步电子设备可包括：第二数字电路，所述第二数字电路耦合至所述FIFO存储器电路并且配置成，基于与所述第一时钟信号不同的第二时钟信号操作，并且基于读指针从所述FIFO存储器电路进行读取。所述FIFO存储器电路可被配置成：检测所述写指针到新位置的跳转，根据当前位置确定所述读指针的跳转候选，选择跳转候选，并且基于所选择的跳转候选对所述读指针进行同步。