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公开(公告)号：CN105593827B
公开(公告)日：2019-11-05
申请号：CN201480053861.4
申请日：2014-10-17
Applicant: 意法半导体有限公司 , 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
Abstract: 装置具有被配置为存储访问活动信息的数据存储装置。访问活动信息指示多个不同访问参数集中的哪一个或者多个访问参数集是活跃的。数据存储装置还被配置为存储访问限定信息，访问限定信息至少针对每个活跃的访问参数集限定：通道数目、所述通道的位置信息、以及与所述通道关联的交错信息。
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公开(公告)号：CN105593827A
公开(公告)日：2016-05-18
申请号：CN201480053861.4
申请日：2014-10-17
Applicant: 意法半导体有限公司 , 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
Abstract: 装置具有被配置为存储访问活动信息的数据存储装置。访问活动信息指示多个不同访问参数集中的哪一个或者多个访问参数集是活跃的。数据存储装置还被配置为存储访问限定信息，访问限定信息至少针对每个活跃的访问参数集限定：通道数目、所述通道的位置信息、以及与所述通道关联的交错信息。
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公开(公告)号：CN110502932A
公开(公告)日：2019-11-26
申请号：CN201910413254.9
申请日：2019-05-17
Applicant: 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
IPC: G06F21/72
Abstract: 本申请涉及处理系统、相关集成电路和方法。在一个示例中，集成电路包括：寄存器接口，其包括多个寄存器；总线接口，被配置为监视发送到寄存器接口的写入请求，其中写入请求包括目标地址和待写入的数据。总线接口被配置为接收待写入多个寄存器的数据和用于选择多个寄存器中的相应寄存器的寄存器选择信号。集成电路包括监视电路，该监视电路被配置为监视总线接口和多个寄存器之间的寄存器选择信号，以便确定待写入多个寄存器的数据何时有效。
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公开(公告)号：CN110502932B
公开(公告)日：2023-11-03
申请号：CN201910413254.9
申请日：2019-05-17
Applicant: 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
IPC: G06F21/72
Abstract: 本申请涉及处理系统、相关集成电路和方法。在一个示例中，集成电路包括：寄存器接口，其包括多个寄存器；总线接口，被配置为监视发送到寄存器接口的写入请求，其中写入请求包括目标地址和待写入的数据。总线接口被配置为接收待写入多个寄存器的数据和用于选择多个寄存器中的相应寄存器的寄存器选择信号。集成电路包括监视电路，该监视电路被配置为监视总线接口和多个寄存器之间的寄存器选择信号，以便确定待写入多个寄存器的数据何时有效。
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公开(公告)号：CN105593832B
公开(公告)日：2020-11-03
申请号：CN201480053869.0
申请日：2014-10-15
Applicant: 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
Abstract: 一种方法包括：接收与地址相关联且具有事务目的地的事务，所述地址在存储器的交叉存取的区域中；确定针对所述事务的多个目的地中的一个目的地，所述交叉存取的存储器区域的不同部分能够分别由所述多个目的地访问；以及使路由信息关联至所述事务，所述路由信息与确定的目的地相关联。
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Patent Agency Ranking
公开(公告)号：CN105593832A
公开(公告)日：2016-05-18
申请号：CN201480053869.0
申请日：2014-10-15
Applicant: 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
Abstract: 一种方法包括：接收与地址相关联且具有事务目的地的事务，所述地址在存储器的交叉存取的区域中；确定针对所述事务的多个目的地中的一个目的地，所述交叉存取的存储器区域的不同部分能够分别由所述多个目的地访问；以及使路由信息关联至所述事务，所述路由信息与确定的目的地相关联。
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公开(公告)号：CN210052161U
公开(公告)日：2020-02-11
申请号：CN201920710970.9
申请日：2019-05-17
Applicant: 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
IPC: G06F21/72
Abstract: 本申请涉及处理系统、集成电路和微控制器。在一个示例中，集成电路包括：寄存器接口，其包括多个寄存器；总线接口，被配置为监视发送到寄存器接口的写入请求，其中写入请求包括目标地址和待写入的数据。总线接口被配置为接收待写入多个寄存器的数据和用于选择多个寄存器中的相应寄存器的寄存器选择信号。集成电路包括监视电路，该监视电路被配置为监视总线接口和多个寄存器之间的寄存器选择信号，以便确定待写入多个寄存器的数据何时有效。本申请的各种实施例提供了用于验证/证实包括一个或多个密码密钥的安全配置的解决方案。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN105487836A
公开(公告)日：2016-04-13
申请号：CN201510647202.X
申请日：2015-10-08
Applicant: 意法半导体股份有限公司
IPC: G06F5/06
Abstract: 本公开涉及带跳转候选的双同步电子设备和FIFO存储器电路及相关方法。一种双同步电子设备可以包括：FIFO存储器电路，以及第一数字电路，所述第一数字电路耦合至所述FIFO存储器电路并且配置成基于第一时钟信号操作，并且基于写指针对所述FIFO存储器电路进行写入。所述双同步电子设备可包括：第二数字电路，所述第二数字电路耦合至所述FIFO存储器电路并且配置成，基于与所述第一时钟信号不同的第二时钟信号操作，并且基于读指针从所述FIFO存储器电路进行读取。所述FIFO存储器电路可被配置成：检测所述写指针到新位置的跳转，根据当前位置确定所述读指针的跳转候选，选择跳转候选，并且基于所选择的跳转候选对所述读指针进行同步。
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公开(公告)号：CN117253518A
公开(公告)日：2023-12-19
申请号：CN202310708723.6
申请日：2023-06-15
Applicant: 意法半导体股份有限公司
IPC: G11C16/02
Abstract: 本公开的一个或多个实施例涉及一次性可编程存储器控制器、相关处理系统、集成电路和方法。在一个实施例中，一次性可编程(OTP)存储器控制器包括：数据寄存器；给定数目K个影子寄存器，其中数目K小于OTP存储器区域的存储器插槽的给定数目N；被配置为接收请求给定存储器插槽的数据的读取请求的通信接口；以及被配置为接收预加载开始信号和影子寄存器预加载使能信号的控制电路，其中控制电路被配置为管理预加载阶段和数据读取阶段。
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公开(公告)号：CN105487835A
公开(公告)日：2016-04-13
申请号：CN201510647195.3
申请日：2015-10-08
Applicant: 意法半导体股份有限公司
IPC: G06F5/06
CPC classification number: G06F5/10 , G06F2205/102 , G06F2205/106
Abstract: 本发明的各个实施例涉及具有突发指示符的双同步电子设备以及相关方法。双同步电子设备可以包括：FIFO存储器电路，被配置为存储数据；以及第一数字电路，被耦合到FIFO存储器电路并且被配置为基于第一时钟信号和写指针来操作，向该FIFO存储器电路写入数据突发，由此使得该写指针跳转到新位置，以及在该FIFO存储器电路中写入与该新位置相关联的突发指示符。该双同步电子设备可以包括：第二数字电路，被耦合到该FIFO存储器电路，并被配置为基于与该第一时钟信号不同的第二时钟信号来操作，基于读指针，从该FIFO存储器电路进行读取，以及基于该突发指示符，将该读指针同步到该写指针。
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