公开(公告)号：CN1452316A

公开(公告)日：2003-10-29

申请号：CN03128531.7

申请日：2003-04-18

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉 ,  三好明

IPC: H03K3/356

CPC classification number: G11C29/32 ,  G11C2029/3202

Abstract: 构成扫描路径电路的每个D型触发器(FF)13a－13f具有要在正常操作时选择的正常操作输入电路和要在测试操作时选择的测试操作输入电路，并且在测试操作时从电压产生电路17向每个FF的测试操作输入电路输出具有在电源电压和地电压之间的中间电压的控制信号。在这种情况下，在每个FF中的数据的输出改变量比在施加电源电压的情况下的改变量平滑。因而，增加数据的延迟时间。在测试操作中要提供给每个FF的中间电压根据从测试电路15发出的反馈信号确定，所述测试电路15用于检查扫描输出的数据是否具有错误。

公开(公告)号：CN101197564B

公开(公告)日：2012-07-18

申请号：CN200710194772.3

申请日：2007-12-06

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03K17/04 ,  H03K17/687

CPC classification number: H03K17/6872 ,  H03K17/04123 ,  H03K2217/0036

Abstract: 本发明公开了一种电子装置及包括该装置的通信装置，在根据本发明的电子装置中，第一信号线驱动晶体管的源极连接到第一电源，第一信号线驱动晶体管的漏极连接到信号线，并且控制电路控制栅极电压，使得在信号线中电位跃变期间，在信号线中流动的电流向着信号线的电位跃变的电压方向被放大，并且控制电路进一步控制栅极电压，使得在信号线中电位跃变之后，在信号线中电位跃变之后获得的电压值被保持。

公开(公告)号：CN101075272B

公开(公告)日：2010-11-10

申请号：CN200710107029.X

申请日：2007-05-17

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: G06F17/50 ,  H01L27/04 ,  H01L21/822

CPC classification number: G06F17/505 ,  G06F17/5068 ,  G06F2217/78

Abstract: 本发明提供了一种单元配置方法，首先输入逻辑电路信息，该信息定义有进行设计的半导体集成电路的触发器以及触发器之间的逻辑电路。解析该逻辑电路信息以检测出夹在两个触发器之间的逻辑电路。计算被检测出的逻辑电路的逻辑级数。根据计算出的逻辑级数确定用于所述逻辑电路的单元要连接到哪一衬底电位。

公开(公告)号：CN101238641B

公开(公告)日：2010-09-08

申请号：CN200680028484.4

申请日：2006-07-31

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03K17/687 ,  H01L21/822 ,  H01L27/04 ,  H03K19/00

CPC classification number: H03K19/00384 ,  G05F3/205 ,  G11C5/146 ,  H01L27/0207 ,  H01L27/0222 ,  H01L27/1104 ,  H03K2005/00078 ,  H03K2217/0018

Abstract: 一种半导体集成电路(1)，包括衬底电压控制电路(10A)、漏极电流调节器(E1)、MOS器件特性检测电路(20)和漏极电流补偿器(E2)。衬底电压控制电路(10A)至少具有一个用于控制半导体集成电路(1)的衬底电压供给的衬底电压供给MOS器件(m1)。漏极电流调节器(E1)通过控制衬底电压供给MOS器件(m1)的衬底电压，来调节衬底电压供给MOS器件(m1)的漏极电流。MOS器件特性检测电路(20)具有用于检测衬底电压供给MOS器件(m1)的特性的特性检测器件(m2)。漏极电流补偿器(E2)通过根据MOS器件特性检测电路(20)所检测的衬底电压供给MOS器件(m1)的特性，控制衬底电压供给MOS器件(m1)的衬底电压，来校正衬底电压供给MOS器件(m1)的漏极电流。

公开(公告)号：CN101335517A

公开(公告)日：2008-12-31

申请号：CN200810130617.X

申请日：2005-01-06

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03K19/003 ,  H03K19/00 ,  H03F1/00 ,  H03F1/30

CPC classification number: H03K19/0013 ,  H03K19/00384

Abstract: 提供了一种放大器。目的在于节省半导体集成电路2A中由于漏电流而增加的功耗，该漏电流由生产加工、温度和电源电压的变化所造成。设有半导体集成电路2A、漏电流检测电路3、比较操作电路4和施加电压输出电路5A。半导体集成电路2A具有包括进行预定功能操作的多个功能MOSFET的电路体21、以及包括监视功能MOSFET的特性的多个监视(monitor)NMOSFET 23的监视电路22A。漏电流检测电路3检测对应于来自多个监视NMOSFET 23的漏电流的泄漏数据。比较操作电路4从多段泄漏数据中提取使电路体21的漏电流最小化的一段泄漏数据。施加电压输出电路5A基于该施加电压数据而设定。

公开(公告)号：CN101257301A

公开(公告)日：2008-09-03

申请号：CN200810089775.5

申请日：2005-08-02

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03K19/003 ,  H03K19/096

CPC classification number: H03K19/0963 ,  H03K19/00384

Abstract: 根据本发明的半导体器件包括：具有预定功能的第一半导体集成电路(11)，该第一半导体集成电路输出所需的输出信号；第二半导体集成电路(12)，其中提供有多个用于根据具有不同定时的多个栅极信号独立地来回转换导通状态和非导通状态的MOS元件(PMOS晶体管或NMOS晶体管)，并且该多个MOS元件并联连接到该第一半导体集成电路的输出或输入；脉冲产生电路(13)，用于产生和输出多个栅极信号φi(i＝1，2，3)，每个栅极信号具有关于该第二半导体集成电路中的多个MOS元件的不同定时。

公开(公告)号：CN101253686A

公开(公告)日：2008-08-27

申请号：CN200680032025.3

申请日：2006-08-29

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03K5/12

CPC classification number: H03K5/12

Abstract: 半导体集成电路提供有检测信号线的电压电平的电压电平检测器；和检测跃迁时段的时间长度的跃迁时间检测器，其中，信号线基于电压电平检测器检测到的电压电平从非激活的电压状态转变为激活的电压状态。电压电平检测器检测跃迁时段中的信号线的电压电平。

公开(公告)号：CN100367501C

公开(公告)日：2008-02-06

申请号：CN200510073329.1

申请日：2005-05-31

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦 ,  炭田昌哉

IPC: H01L27/02 ,  H01L27/11 ,  G11C11/413

CPC classification number: G11C11/413 ,  G11C7/065 ,  G11C7/12 ,  G11C7/18 ,  G11C2207/005

Abstract: 本发明提供一种半导体集成电路。目的在于在不增加漏极功率的情况下，缓和晶体管的关断漏电流的影响。电压转送开关(221)、(222)以及电压输入输出电路(231)、(232)被设置在互补总线组(BUS)、(NBUS)上，以便存储单元阵列(200)的多个列所共用。互补位线组(BIT0)、(NBIT0)被预充电到规定的电压后，在属于同列的全部的存储单元(201)、(202)的任意一个被字线选择前，交换正转位线(BIT0)的电压和反转位线(NBIT0)的电压。因此，使得属于同列的所有的存储单元(201)、(202)中的存取晶体管的关断漏电流的总和，即使变得等于1个驱动晶体管的导通电流(驱动电流)，也确保了启动传感放大器(250)时互补位线组(BIT0)、(NBIT0)之间所需要的电位差。

公开(公告)号：CN101093833A

公开(公告)日：2007-12-26

申请号：CN200710109460.8

申请日：2007-06-21

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H01L27/092 ,  H01L23/522

CPC classification number: H01L27/0921 ,  H01L21/823892 ,  H01L27/0928 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体集成电路，在第一功能块中，PMOS晶体管的源电压输入端子和NMOS晶体管的衬底电压输入端子分别与其电源端子连接。第i(1≤i≤n－1)功能块中的该PMOS晶体管的衬底电压输入端子和其中的NMOS晶体管的源电压输入端子与第(i+1)功能块中的PMOS晶体管的源电压输入端子和包括在其中的NMOS晶体管的衬底电压输入端子双极连接。在该第n功能块中，PMOS晶体管的衬底电压输入端子和NMOS晶体管的源电压输入端子分别与其电源端子连接。

公开(公告)号：CN1820324A

公开(公告)日：2006-08-16

申请号：CN200580000639.9

申请日：2005-06-08

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: G11C11/41 ,  G06F9/38 ,  G11C11/412 ,  H01L21/8244 ,  H01L27/10 ,  H01L27/11

Abstract: 本发明公开了一种半导体集成电路。在具有多进出口结构的寄存器文卷的半导体集成电路中，第1保持电路20A是专门使用于具有1个第1写入进出口部21AW及两个第1读出进出口部21AR1、21AR2的第1功能块。第2保持电路30B是专门使用于具有一个第2写入进出口部31AW及1个第2读出进出口部3 1BR的第2功能块。当产生要将第1保持电路20A的保持数据从例如第2读出进出口部31BR读出时，在将第2保持电路30B的数据锁存在门闩电路40中后，将第1保持电路20A的数据传送到第2保持电路30B中，接着，将已锁存在上述门闩电路40中的第2保持电路30B的数据传送到第1保持电路20A中，进行数据的交换。因此，大大地削减了寄存器文卷所必需的面积。