公开(公告)号：CN101567684B

公开(公告)日：2011-11-23

申请号：CN200910142731.9

申请日：2005-07-26

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03K19/017 ,  H03K19/20 ,  H03K19/096

CPC classification number: H03K3/356139

Abstract: 本发明提供一种半导体集成电路，其接收时钟脉冲、多个数据及用于选择上述各数据的多个选择信号，且当上述时钟脉冲跳变时将由上述选择信号选定的1个数据输出到保持电路，该半导体集成电路包括非选择状态检测电路，该非选择状态检测电路检测全部上述多个选择信号都没有选择上述多个数据的任何一个的状态，当上述非选择状态检测电路检测到全部上述多个选择信号都没有选择上述多个数据的任何一个的状态时，防止上次所选定的数据发生变化来保持上述保持电路的输出数据。

公开(公告)号：CN101404571A

公开(公告)日：2009-04-08

申请号：CN200810168951.4

申请日：2008-09-26

Applicant: 松下电器产业株式会社

Inventor： 和田享 ,  炭田昌哉

IPC: H04L7/00

Abstract: 本发明提供一种半导体集成电路以及使用该半导体集成电路的装置。在具备发送所得到的外部数据信号DIN的发送电路的半导体集成电路中，如下构成发送电路。即，在发送电路中设置：输入基准时钟CK，并与基准时钟CK同步，保持外部数据信号DIN的发送用双稳态多谐振荡器电路；将基准时钟CK分频至n/m倍(m、n为2以上的整数且n＞m)后输出的分频电路；传送发送用双稳态多谐振荡器保持的数据信号的数据信号用缓冲器电路；和传送分频电路的输出的时钟用缓冲器电路。

公开(公告)号：CN100413072C

公开(公告)日：2008-08-20

申请号：CN200510004117.8

申请日：2005-01-06

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H01L27/00 ,  H03K17/00 ,  H03K17/14 ,  H03F1/00 ,  H03F1/30 ,  G05F1/46

CPC classification number: H03K19/0013 ,  H03K19/00384

Abstract: 目的在于节省半导体集成电路2A中由于漏电流而增加的功耗，该漏电流由生产加工、温度和电源电压的变化所造成。设有半导体集成电路2A、漏电流检测电路3、比较操作电路4和施加电压输出电路5A。半导体集成电路2A具有包括进行预定功能操作的多个功能MOSFET的电路体21、以及包括监视功能MOSFET的特性的多个监视(monitor)NMOSFET 23的监视电路22A。漏电流检测电路3检测对应于来自多个监视NMOSFET 23的漏电流的泄漏数据。比较操作电路4从多段泄漏数据中提取使电路体21的漏电流最小化的一段泄漏数据。施加电压输出电路5A基于该施加电压数据而设定。

公开(公告)号：CN1992269A

公开(公告)日：2007-07-04

申请号：CN200610171265.3

申请日：2006-12-28

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H01L27/04 ,  H02M3/155 ,  G01R31/28 ,  H03K19/00

Abstract: 经由功率检测补偿电路1D从电源电路1C的调节器电路11C和21C将源极电压和基底电压提供给半导体集成电路1E。将调节器的功率效率值存储在电阻器13D中，将各种检测信息和功率值输入到运算器14D，累加调节器电路11C和21C的功率值和功率效率值，并且输出半导体集成电路1E和电源电路1C的电源总和。将与半导体集成电路1E的各种检测信息对应的最小功率实施信息存储在LUT 15D中。控制可变电阻器R1a和R2a，以确定调节器电路11C和21C的参考电压值，从而通过将最小功率实施信息与运算器14D的输出进行比较，电源总和是最小功率值。

公开(公告)号：CN1585268A

公开(公告)日：2005-02-23

申请号：CN200410064106.4

申请日：2004-08-19

Applicant: 松下电器产业株式会社

Inventor： 和田享 ,  炭田昌哉

IPC: H03K3/037

CPC classification number: H03K3/356139 ,  H03K3/012 ,  H03K3/356173

Abstract: 一种半导体集成电路，包括锁存电路，保持电路和反馈电路。其中锁存电路把输入数据信号、时钟信号和反馈信号输入其中，并且输出输出数据信号；保持电路保持输出数据信号；反馈电路把输入数据信号和输出数据信号输入其中，由此基于输入数据信号和输出数据信号的逻辑组合产生反馈信号，其中锁存电路的内部操作通过反馈信号被接通/断开。

公开(公告)号：CN101335517B

公开(公告)日：2011-10-12

申请号：CN200810130617.X

申请日：2005-01-06

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03K19/003 ,  H03K19/00 ,  H03F1/00 ,  H03F1/30

CPC classification number: H03K19/0013 ,  H03K19/00384

Abstract: 提供了一种放大器。目的在于节省半导体集成电路2A中由于漏电流而增加的功耗，该漏电流由生产加工、温度和电源电压的变化所造成。设有半导体集成电路2A、漏电流检测电路3、比较操作电路4和施加电压输出电路5A。半导体集成电路2A具有包括进行预定功能操作的多个功能MOSFET的电路体21、以及包括监视功能MOSFET的特性的多个监视(monitor)NMOSFET 23的监视电路22A。漏电流检测电路3检测对应于来自多个监视NMOSFET 23的漏电流的泄漏数据。比较操作电路4从多段泄漏数据中提取使电路体21的漏电流最小化的一段泄漏数据。施加电压输出电路5A基于该施加电压数据而设定。

公开(公告)号：CN1909232B

公开(公告)日：2010-05-12

申请号：CN200610108488.5

申请日：2006-08-01

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H01L27/04

CPC classification number: H01L27/0928 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种半导体集成电路，包括：第1极性(P)的第1基板(PWELL1)，其被赋予第1基板电位(VBN1)；第1极性(P)的第2基板(PWELL2)，其被赋予与第1基板电位(VBN1)不同的第2基板电位(VBN2)；和与第1极性(P)不同的第2极性(N)的第3基板(NWELL)，第1基板(PWELL1)与形成于该基板(PWELL1)上的MOSFET的源极所连接的电源或地分离，第3基板(NWELL)在第1基板(PWELL1)与第2基板(PWELL2)之间与第1及第2基板(PWELL1、PWELL2)相邻配置，在第3基板(NWELL)上形成有电路元件。

公开(公告)号：CN100520955C

公开(公告)日：2009-07-29

申请号：CN03165015.5

申请日：2003-09-12

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: G11C7/00 ,  G11C11/40

CPC classification number: G11C8/16

Abstract: 本发明提供了至少一条读取字线15、16和17，用于将读取控制信号发送的存储器单元、至少一条读取位线18、19和20，用于根据对与读取字线相对应的读取控制信号的启动，将存储器单元的信息发送到外部、至少一条写入字线11和12，用于将写入控制信号发送到存储器单元、和至少一条写入位线13和14，用于根据对与写入字线相对应的写入控制信号的启动，将外部信息发送到存储器单元，其中，尽可能交替地提供读取位线和写入位线，并且控制读取控制信号和写入控制信号，以便不同时启动它们。

公开(公告)号：CN1314205C

公开(公告)日：2007-05-02

申请号：CN03138279.7

申请日：2003-05-30

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H03L7/06 ,  H01L27/04

CPC classification number: G11C7/227 ,  G06F1/10 ,  G06F1/24 ,  G11C7/1072 ,  G11C7/222 ,  G11C2207/2281 ,  H03D13/004 ,  H03L7/07 ,  H03L7/0814 ,  H03L7/0891 ,  H03L7/0895 ,  H03L7/0898 ,  H03L7/18

Abstract: 本发明公开了一种半导体集成电路。在装有PLL(Phase Locked Loop)电路的半导体集成电路中，有效地利用该PLL电路达到稳定振荡的时间。在实际工作准备期间，在将PLL电路(50)的反馈环路切断的状态下，将基准时钟(100)供给相位比较器(51)的参考时钟输入部(Fr)及反馈时钟输入部(Fr)这两个部，调整该相位比较器(51)内的复位信号的延迟，以便减小相位比较器(51)内的相位差检测死区。

公开(公告)号：CN1734765A

公开(公告)日：2006-02-15

申请号：CN200510089129.5

申请日：2005-08-02

Applicant: 松下电器产业株式会社

Inventor： 炭田昌哉

IPC: H01L27/02

CPC classification number: H03K19/0963 ,  H03K19/00384

Abstract: 根据本发明的半导体器件包括：具有预定功能的第一半导体集成电路(11)，该第一半导体集成电路输出所需的输出信号；第二半导体集成电路(12)，其中提供有多个用于根据具有不同定时的多个栅极信号独立地来回转换导通状态和非导通状态的MOS元件(PMOS晶体管或NMOS晶体管)，并且该多个MOS元件并联连接到该第一半导体集成电路的输出或输入；脉冲产生电路(13)，用于产生和输出多个栅极信号φi(i＝1，2，3)，每个栅极信号具有关于该第二半导体集成电路中的多个MOS元件的不同定时。