公开(公告)号：CN1905127A

公开(公告)日：2007-01-31

申请号：CN200610107801.3

申请日：2006-07-21

Applicant: 精工爱普生株式会社

Inventor： 金本启

IPC: H01L21/00 ,  H01L21/336 ,  H01L21/84

CPC classification number: H01L21/7624 ,  H01L21/84

Abstract: 本发明的半导体基板的制造方法是，在Si基板(1)上形成SiGe层，在SiGe层上形成蚀刻选择比小于SiGe层的Si层(5)。接着，在Si层(5)以及SiGe层形成使Si基板(1)露出的孔，并以嵌入孔且覆盖Si层(5)的方式，在Si基板(1)上形成SiO2膜(11)。然后，在SiO2膜(11)形成使SiGe层(3)端部的一部分露出的开口面。接着，通过经由开口面对SiGe层进行蚀刻，在Si层(5)与Si基板(1)之间形成空洞部(21)。进而，经由开口面对空洞部(21)内进行APM清洗。之后，在空洞部(21)内形成嵌入氧化膜(31)。本发明提供能够防止由空洞部内的残渣引起设备特性劣化的半导体基板的制造方法、以及半导体装置的制造方法。

公开(公告)号：CN1901207A

公开(公告)日：2007-01-24

申请号：CN200610107783.9

申请日：2006-07-21

Applicant: 精工爱普生株式会社

Inventor： 金本启

IPC: H01L27/12 ,  H01L29/786 ,  H01L21/84 ,  H01L21/336 ,  H01L21/20

CPC classification number: H01L29/78603 ,  H01L29/66772 ,  H01L29/78654

Abstract: 本发明提供一种即使绝缘膜形成得不厚，也能降低结电容的半导体基板以及半导体装置、它们制造方法、半导体基板的设计方法。所述半导体基板具有：设置在元件形成区域的Si基板(1)上、足够厚(例如100[nm]以上的厚度)且杂质浓度比Si基板(1)低的电容调整用的Si层(5)；设置在该Si层(5)上的填埋氧化膜(5)；和由设置在填埋氧化膜(5)上的Si构成的主体层(10)。能够使耗尽层从主体层(10)向Si基板(1)侧较大地伸展，其结果能够降低主体层(10)和Si基板(1)之间的结电容。