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公开(公告)号：CN118053465A
公开(公告)日：2024-05-17
申请号：CN202311516526.0
申请日：2023-11-14
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种半导体设备，具有被配置为提供数据选通信号的存储器控制器、以及被配置为接收从存储器控制器提供的数据信号或将数据信号输出到存储器控制器的存储器设备，其中，该存储器设备包括包含多个DQ驱动电路的存储器接口，该存储器接口被配置为基于数据选通信号生成多个相位时钟信号，基于存储器设备的操作频率确定提供给多个DQ驱动电路的相位时钟信号的数量，以及将所确定的数量的相位时钟信号提供给多个DQ驱动电路。
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公开(公告)号：CN117971736A
公开(公告)日：2024-05-03
申请号：CN202410074822.8
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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公开(公告)号：CN117542394A
公开(公告)日：2024-02-09
申请号：CN202310632384.8
申请日：2023-05-31
Applicant: 三星电子株式会社
Abstract: 提供非易失性存储器装置和设置其兼容性的方法。所述非易失性存储器装置可包括：可变采样器，被配置为响应于控制信号，在放大器模式或采样器模式下对数据信号进行处理；选择电路，被配置为响应于控制信号，经由延迟单元将从可变采样器输出的数据信号发送到触发器，或者经由将延迟单元旁路的路径将从可变采样器输出的数据信号发送到触发器；转换器，被配置为对数据选通信号进行放大；时钟分配网络，被配置为响应于控制信号，将由转换器放大的数据选通信号发送到可变采样器，或者将放大后的数据选通信号延迟预定时间并且将放大后的数据选通信号发送到触发器；以及路径控制器，被配置为根据输入/输出模式生成控制信号。
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公开(公告)号：CN117253513A
公开(公告)日：2023-12-19
申请号：CN202310416277.1
申请日：2023-04-18
Applicant: 三星电子株式会社
Abstract: 提供了非易失性存储器件的输入/输出电路和非易失性存储器件。非易失性存储器件的输入/输出电路包括：驱动器，所述驱动器被配置为从所述非易失性存储器件向数据线输出数据；以及电源门控电路，所述电源门控电路连接在所述驱动器与电源端之间，或者连接在所述驱动器与接地端之间，并且被配置为阻断所述驱动器的泄漏电流。所述电源门控电路包括多个晶体管，所述多个晶体管并联电连接并且分别具有不同大小的阈值电压。
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公开(公告)号：CN115995243A
公开(公告)日：2023-04-21
申请号：CN202211090209.2
申请日：2022-09-07
Applicant: 三星电子株式会社
Abstract: 提供了一种用于接收多电平信号的接收器及包括其的存储器件。接收多电平信号的接收器包括前置放大器电路、限幅器电路和译码器电路。前置放大器电路基于输入数据信号和多个参考电压来生成多个中间数据信号。限幅器电路基于多个中间数据信号和时钟信号来生成多个判定信号。译码器电路基于多个判定信号来生成输出数据。前置放大器电路包括第一电路和第二电路。第一电路基于输入数据信号和多个参考电压中的一个参考电压来生成多个中间数据信号中的一个中间数据信号，并且具有第一结构。第二电路基于输入数据信号和多个参考电压中的另一个参考电压来生成多个中间数据信号中的另一个中间数据信号，并且具有与第一结构不同的第二结构。
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Patent Agency Ranking
公开(公告)号：CN115775574A
公开(公告)日：2023-03-10
申请号：CN202210634067.5
申请日：2022-06-06
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 提供一种时钟信号延迟路径单元和包括其的半导体存储器件。时钟信号延迟路径单元包括：第一延迟单元，包括：用于延迟并传输时钟信号的第一路由信号线、用于无信号衰减地传输通过第一路由信号线传输的时钟信号的第一中继器、以及用于延迟并传输从第一中继器输出的时钟信号的第二路由信号线；第二延迟单元，包括被配置为使从第一延迟单元提供的时钟信号反相以生成反相时钟信号的第一反相电路；以及第三延迟单元，包括：用于延迟并传输从第二延迟单元提供的反相时钟信号的第一分支信号线、用于传输通过第一分支信号线传输的反相时钟信号的第二中继器、以及用于延迟并传输从第二中继器输出的反相时钟信号的第二分支信号线。
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公开(公告)号：CN114171074A
公开(公告)日：2022-03-11
申请号：CN202110871255.5
申请日：2021-07-30
Applicant: 三星电子株式会社
Abstract: 公开了生成多电平信号的发送器和包括发送器的存储器系统。所述发送器包括：电压选择电路，被配置为基于包括两个或更多个位的输入数据来选择具有不同电压电平的多个驱动电压中的一个驱动电压；驱动器电路，被配置为基于从电压选择电路输出的选择的驱动电压来生成作为多电平信号的输出数据信号；以及输出垫，连接到驱动器电路并被配置为输出输出数据信号，并且其中，所述多个驱动电压中的每个是施加到包括在驱动器电路中的晶体管的体偏置电压或电源电压。
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公开(公告)号：CN113936711A
公开(公告)日：2022-01-14
申请号：CN202110556111.0
申请日：2021-05-21
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种时钟转换电路，其包括第一开关，该第一开关连接在用于接收第二输入时钟的第一输入节点与第一节点之间，并响应于第一输入时钟的第一逻辑状态进行操作，第二输入时钟相对于第一输入时钟延迟多达90度；第二开关，该第二开关连接在用于接收第一输入时钟的第二输入节点与第二节点之间，并响应于第二输入时钟的第二逻辑状态进行操作；和第三开关，该第三开关连接在第二节点与接地节点之间，并响应于第二输入时钟的与第二输入时钟的第二逻辑状态相反的第一逻辑状态进行操作。
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公开(公告)号：CN111554331A
公开(公告)日：2020-08-18
申请号：CN202010082594.0
申请日：2020-02-07
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。
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