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公开(公告)号：CN107705812A
公开(公告)日：2018-02-16
申请号：CN201710674795.8
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/418
CPC classification number: G11C11/419 , G11C7/12 , G11C11/418
Abstract: 在一个实施例中，提供一种静态随机存取存储器SRAM装置。所述SRAM装置包括：多个存储器单元；位线，其在数据节点处耦合到所述多个存储器单元中的第一组；及第一电压供应线，其耦合到所述多个存储器单元中的第二组。所述SRAM装置进一步包括：第一开关，其用于将所述第一电压供应线选择性地耦合到第一电压源以将所述第一电压供应线充电到第一电压电平；及第二开关，其用于将所述第一电压供应线选择性地耦合到所述位线以将所述位线预充电到比所述第一电压电平小的位线电压电平。
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公开(公告)号：CN107424645A
公开(公告)日：2017-12-01
申请号：CN201710374650.6
申请日：2017-05-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/40
Abstract: 在一些实施例中，一种半导体存储器件包含布置为行和列的半导体存储单元的阵列。所述阵列包含存储单元的第一段和存储单元的第二段。第一局部互补位线对在存储单元的所述第一段上方延伸并且与沿着存储单元的所述第一段内的第一列的多个存储单元相连接。第二对局部互补位线在存储单元的所述第二段上方延伸并且与沿着存储单元的所述第二段内的所述第一列的多个存储单元相连接。开关对设置于存储单元的所述第一段和所述第二段之间。所述开关对配置为有选择地将所述第一局部互补位线对与所述第二局部互补位线对串联连接。本发明还提供了静态随机存取存储器(SRAM)器件。
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公开(公告)号：CN104637529A
公开(公告)日：2015-05-20
申请号：CN201410033720.8
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/418 , G11C8/16 , G11C8/18
Abstract: 除了其他方面，提供了用于便于对单端口存储器件进行存取操作的一种或多种技术或者系统。在系统时钟的单时钟周期期间对单端口存储器件（诸如SPSRAM的6晶体管位单元阵列）进行多次存取操作。在一个实施例中，封装控制器基于系统时钟的上升沿在系统时钟的第一时钟周期期间启动第一存取操作。响应于在第一时钟操作期间接收操作完成信号，封装控制器在第一时钟周期期间启动对单端口存储器件的第二存取操作。采用这种方式，对于比用于改进的存储密度的多端口存储器件占用相对较小面积的单端口存储器件，实现了多端口存取功能，诸如以串行方式减轻操作干扰。本发明还提供了SPSRAM封装器。
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公开(公告)号：CN103383859A
公开(公告)日：2013-11-06
申请号：CN201210337314.1
申请日：2012-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C11/41 , G11C29/028 , G11C29/56 , G11C2029/5002 , H01L21/78
Abstract: 本发明涉及具有灵活读/写辅助的存储单元及其使用方法，其中，一种半导体器件包括至少一个存储单元管芯。至少一个存储单元管芯包括数据存储单元。至少一个存储单元管芯包括电连接至数据存储单元的至少一个读辅助使能单元。至少一个读辅助使能单元被配置为降低字线的电压。存储单元管芯还包括电连接至数据存储单元的至少一个写辅助使能单元。至少一个写辅助使能单元被配置为向位线或位线条中的至少一个提供负电压。
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公开(公告)号：CN103219035A
公开(公告)日：2013-07-24
申请号：CN201210192149.5
申请日：2012-06-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/417
CPC classification number: G11C11/419
Abstract: 本发明涉及存储电路和将数据写入存储电路的方法。该电路包括第一节点、第二节点、存储单元、第一数据线、第二数据线和写驱动器。存储单元连接至第一节点和第二节点，并通过第一节点处的第一电压和第二节点处的第二电压供电。第一数据线和第二数据线连接至存储单元。在写操作期间，写驱动器具有承载小于第一电压的第三电压的第三节点。写驱动器连接至第一数据线和第二数据线，并被配置为在写操作期间选择性地将第一数据线和第二数据线中的一条连接至第三节点并且将第一数据线和第二数据线中的另外一条连接至第一节点。
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Patent Agency Ranking
公开(公告)号：CN118626049A
公开(公告)日：2024-09-10
申请号：CN202410606610.X
申请日：2024-05-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器中计算电路包括：输入电路，配置为接收多个(N个)输入对，每个输入对包括N个指数中的第一指数和第二指数，以及N个尾数中的第一尾数和第二尾数；第一加法器电路，配置为基于N个输入对中的第一和第二指数来生成N个指数和；减法器电路，配置为分别计算与N个输入对相对应的N个指数差值，N个指数差值中的每个指数差值等于N个指数和中的对应一个与N个指数和中的一个最大指数和之间的差值；以及比较器电路，配置为将N个指数差值中的每个与阈值进行比较以生成N个控制信号。N个输入对的第一和第二尾数的N个尾数乘积将分别基于N个控制信号被选择性地组合。本申请的实施例还提供了用于执行乘法‑累加运算的方法。
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公开(公告)号：CN113314163B
公开(公告)日：2024-04-05
申请号：CN202110215393.8
申请日：2021-02-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 电荷共享方案用于减轻单元电流的变化，以便为CIM计算获得更高的精度。在一些实施例中，电容器与每个SRAM单元相关联，并且与列中的所有SRAM单元相关联的电容器包括来平均化RBL电流。在一些实施例中，与CIM器件中的RBL相关联的存储器单元包括：存储元件，适于存储权重；第一开关器件，连接至存储元件并适于受输入信号控制，并生成具有指示输入信号与所存储权重的乘积的幅度。存储器单元还包括电容器，电容器适于接收乘积信号并存储与对应于乘积信号的幅度的电荷量。存储器单元还包括第二开关器件，第二开关器件适于将电容器上的电荷转移至RBL。本发明的实施例还涉及存储器器件、计算器件以及计算方法。
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公开(公告)号：CN116343862A
公开(公告)日：2023-06-27
申请号：CN202310083013.9
申请日：2023-02-07
Applicant: 台湾积体电路制造股份有限公司
Inventor： 奈尔·艾特金·肯·阿卡雅 , 马合木提·斯楠吉尔 , 王奕 , 张琮永
IPC: G11C11/41 , G11C11/413
Abstract: 本申请的实施例提供了存储器器件及其制造方法。存储器器件包括形成在衬底前侧上的存储器阵列。存储器阵列通过多个位线是可存取的。存储器器件包括形成在衬底前侧的开关晶体管。开关晶体管可操作地耦接到多个位线。存储器器件包括形成在衬底背侧上的第一电容器。第一电容器配置为响应于开关晶体管截止而降低存在于多个位线中的至少一个上的电压电平。
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公开(公告)号：CN113808633A
公开(公告)日：2021-12-17
申请号：CN202110994530.2
申请日：2021-08-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了用于包括位线和连接至位线的多个计算单元的存储器内计算电路的系统和方法。多个计算单元中的每个包括：存储器元件，具有数据输出端子；逻辑元件，具有第一输入端子、第二输入端子和输出端子，其中，第一输入端子耦合至存储器元件的数据输出端子，第二输入端子接收选择信号；以及电容器，具有第一端子和第二端子，其中，第一端子耦合至逻辑元件的输出端子，第二端子耦合至位线。该位线的电压由多个计算单元驱动。本发明的实施例还提供了存储器电路、单元以及从其阵列读取数据的方法。
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公开(公告)号：CN109215702B
公开(公告)日：2021-08-24
申请号：CN201810689927.9
申请日：2018-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/10
Abstract: 本发明公开了用于可配置的存储器存储系统的各个实施例。可配置的存储器从多个工作电压信号中选择性地选择工作电压信号以动态地控制各个工作参数。例如，可配置的存储器存储从多个工作电压信号中选择性地选择最大工作电压信号以最大化读取/写入速度。作为另一实例，可配置的存储器存储从多个工作电压信号中选择性地选择最小工作电压信号以控制使功耗最小化。本发明还提供了选择电路，及可配置的存储器存储系统的操作方法。
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