公开(公告)号：CN1476020A

公开(公告)日：2004-02-18

申请号：CN03143638.2

申请日：2003-07-28

Applicant: 国际商业机器公司

Inventor： W·K·鲁克 ,  桐畑外志昭

IPC: G11C11/401 ,  G11C11/4091

CPC classification number: G11C7/065 ,  G11C7/18 ,  G11C11/4091 ,  G11C11/4097

Abstract: 公开了一种用于具有单级读出结构的DRAM的方法和系统。在此结构中，在读操作期间，在将存储器单元连接到数据I/O的任何一条数据通路中，具有一个并且仅有一个读出放大器。这种读出和锁存方案允许用于快速执行读、写、反写和刷新操作。根据本实施例，在一个或两个周期内执行读和反写操作。阵列和位线的多路复用导致了芯片面积的有效利用。

公开(公告)号：CN1120422C

公开(公告)日：2003-09-03

申请号：CN98106076.5

申请日：1998-03-09

Applicant: 国际商业机器公司

Inventor： 桐畑外志昭

IPC: G06F11/00

CPC classification number: G11C29/804 ,  G11C29/808

Abstract: 用于通过采用可变大小冗余替换(VSRR)电路设置使存储器容错的方法。支持形成存储器的主阵列的一种冗余阵列包括多个可变大小冗余单元-其每一个都包括多个冗余元件。用于替换存储器中的故障的冗余单元独立地受到控制。一个修复单元中的所有冗余元件最好被同时替换。冗余单元中的冗余元件被解码地址线所控制。作为这种配置的特征的可变大小使得可以选择最有效的冗余单元，并具体地选择和要替换的成群故障的大小最吻合的一个单元。

公开(公告)号：CN1292530A

公开(公告)日：2001-04-25

申请号：CN00117944.6

申请日：2000-03-30

Applicant: 国际商业机器公司 ,  英芬能技术北美公司

Inventor： 桐畑外志昭 ,  杰哈德·缪勒 ,  戴维·R·汉森

IPC: G06F13/28

CPC classification number: G11C7/1087 ,  G11C7/1078

Abstract: 一种动态锁存接收器装置包括一系列并行安置的用来顺序锁存在一单独数据线上串行通信的数据信号的数据锁存装置。该装置包括第一指针信号发生器,每一个所产生的第一指针信号相应于一特定的锁存装置并且在时间上与在先产生的第一指针信号相重叠;和与锁存装置相关的脉冲反相器装置,用来接收相应的第一指针信号和产生各自的第二指针信号用来输入到各自的锁存装置,每一第二指针信号以非重叠顺序方式产生,用来以与串行通信数据信号相同步的方式触发每一数据信号的各自的锁存。

公开(公告)号：CN1288262A

公开(公告)日：2001-03-21

申请号：CN00108221.3

申请日：2000-04-30

Applicant: 国际商业机器公司 ,  英芬能技术北美公司

Inventor： 桐畑外志昭 ,  格哈德·穆勒

IPC: H01L23/50 ,  H01L23/52 ,  H01L27/108 ,  H01L21/66 ,  H01L21/82 ,  H01L21/60

CPC classification number: G11C29/80 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体集成电路器件,它包括用来替换不能工作的连接到电路块的金属线的备用金属线。本发明还包括使有缺陷的即不能工作的数据导线和与其连接的电路块去耦,并用备用线借助于将其耦合到同一个电路块而替换有缺陷的数据导线的方法。不需要备用的导电块。备用金属线可以被用于集成电路器件中的层状结构的多层中。