公开(公告)号：CN100419915C

公开(公告)日：2008-09-17

申请号：CN200410074601.3

申请日：2004-09-07

Applicant: 松下电器产业株式会社

Inventor： 县政志 ,  白滨政则 ,  川崎利昭 ,  西原龙二

IPC: G11C16/06 ,  H01L27/115

Abstract: 一种非易失性半导体存储器件，包括：第一位单元，第一位单元包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管的源极和漏极连接以形成第一控制栅，第二MOS晶体管具有与第一MOS晶体管公共的浮栅；第二位单元，第二位单元包括第三MOS晶体管和第四MOS晶体管，第三MOS晶体管的源极和漏极连接以形成第二控制栅，第四MOS晶体管具有与第三MOS晶体管公共的浮栅；以及差分放大器，接收来自各个第二和第四MOS晶体管的漏极的输入信号。

公开(公告)号：CN101241764A

公开(公告)日：2008-08-13

申请号：CN200810003942.X

申请日：2008-01-18

Applicant: 松下电器产业株式会社

Inventor： 角真一 ,  县泰宏 ,  白滨政则 ,  川崎利昭 ,  西原龙二

IPC: G11C17/16

CPC classification number: G11C17/18

Abstract: 本发明揭示一种电熔丝电路，其结构为：第1晶体管与熔丝元件的一端串联连接，第2晶体管与熔丝元件的另一端串联连接，在第1及第2晶体管都导通时，电流通过熔丝元件。

公开(公告)号：CN101178934A

公开(公告)日：2008-05-14

申请号：CN200710169520.5

申请日：2007-11-09

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县泰宏 ,  山本安卫

IPC: G11C16/02 ,  G11C16/06

CPC classification number: G11C11/16 ,  G11C7/12 ,  G11C8/08 ,  G11C13/00 ,  G11C13/0028 ,  G11C2213/72

Abstract: 本发明提供一种半导体存储器件，串联连接电阻变化型元件和二极管来构成存储单元，其中，上述电阻变化型元件在一个端子(第一节点)上以另一个端子为基准施加正的电压时电阻发生改变，上述二极管以一个端子(第二节点)为基准在另一个端子上施加正的电压时流过电流。第一节点与相对应的列选择线连接，第二节点与相对应的行选择线连接。而且，由行控制电路对非选择的行选择线施加比选择时高的电位。由列选择线驱动电路对列选择线施加与非选择时、数据写入时、复位时和数据读出时的各种情况相对应的预定的电位。

公开(公告)号：CN101030448A

公开(公告)日：2007-09-05

申请号：CN200710086119.5

申请日：2007-03-01

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县泰宏 ,  山本安卫 ,  菊川博仁

IPC: G11C11/56 ,  G11C13/00 ,  G11C16/02 ,  G11C16/06 ,  G11C16/26 ,  G11C16/30

CPC classification number: G11C7/12 ,  G11C5/148 ,  G11C7/20 ,  G11C7/22 ,  G11C7/222 ,  G11C11/5685 ,  G11C13/0007 ,  G11C13/0026 ,  G11C13/0038 ,  G11C2207/2227 ,  G11C2213/31 ,  G11C2213/79

Abstract: 提供一种半导体存储器件和半导体集成电路系统。在具有电阻变化型存储元件的半导体存储器件中，不需要负电位发生电路，并且缩短数据读出时间。在准备时，电阻变化型存储元件(403)的两端、即位线(BL)和源极线(SL)由位线和源极线的各预充电电路(402)设定为预充电电位Vp。在置位时，位线(BL)由位线写入偏置发生电路(401)设置为比上述预充电电位Vp高的设定电位Vd，源极线(SL)由源极线写入偏置发生电路接地。在复位时，与置位时相反，位线(BL)接地，源极线(SL)被设定为设定电压Vd。在数据读出时，例如将位线(BL)保持为上述预充电电位Vp，由读出偏置电路(405)将源极线(SL)接地。

公开(公告)号：CN1941579A

公开(公告)日：2007-04-04

申请号：CN200610154013.X

申请日：2006-09-19

Applicant: 松下电器产业株式会社

Inventor： 山本安卫 ,  县泰宏 ,  白滨政则 ,  川崎利昭

IPC: H02M3/07 ,  H01L27/10

CPC classification number: H02M3/07

Abstract: 一种升压电路，各级由MOS晶体管(M04、M14、M24、M34)和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器(C14、C24a、C24b、C34a、C34b、C34c)构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。能够抑制反偏置效应，缩小布局面积。另外，用多个串联的电容器构成后级的升压电容器后，能够抑制各电容器的耐压劣化。提供实现小面积化的布局的、可以混载到标准CMOS工艺的LSI中的升压电路。

公开(公告)号：CN1941203A

公开(公告)日：2007-04-04

申请号：CN200610154017.8

申请日：2006-09-19

Applicant: 松下电器产业株式会社

Inventor： 山本安卫 ,  县泰宏 ,  白滨政则 ,  川崎利昭

IPC: G11C16/04 ,  G11C11/56 ,  H01L27/115 ,  H01L27/105

Abstract: 一种非易失性半导体存储装置，在浮动栅极(32)中蓄积电荷、存储数据，其特征在于：具有共有浮动栅极(32)的多个MOS晶体管(24、25、26)，写入时的耦合，使用PMOS晶体管(24)；消去时的耦合，使用N型的耗尽型MOS(DMOS)(25)。在写入时，使用PMOS(24)产生的沟道反转容量的耦合，在消去时，使用N型DMOS(25)产生的耗尽电容的耦合，从而对于现有技术的3晶体管型非易失性存储器元件而言，能够不增加面积地使消去速度高速化。使可以混载到尖端标准CMOS工艺的LSI中的非易失性半导体存储装置，实现写入速度高速化。

公开(公告)号：CN1801388A

公开(公告)日：2006-07-12

申请号：CN200510123689.8

申请日：2005-11-18

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县政志 ,  川崎利昭 ,  西原龙二

IPC: G11C7/00 ,  G11C11/413 ,  G11C16/06

CPC classification number: G11C17/18 ,  G11C17/16

Abstract: 本发明公开了一种半导体存储装置。从解码电路203输出的选择信号211～214根据单元组指定电路202中的位单元100中熔丝元件的切断状态选择性地成为高电平。于是，任一个传输门221、223成为导通状态，进行数据的写入、读出的数据位单元组201a～201c被选择。因此，通过依次切断单元组指定电路202内的熔丝元件，便能多次改写存储数据。结果是，本发明，能够利用具有熔丝元件等仅能写入一次的存储元件进行多次写入，同时还能够减小电路规模。