公开(公告)号：CN100474446C

公开(公告)日：2009-04-01

申请号：CN200510002825.8

申请日：2005-01-25

Applicant: 松下电器产业株式会社

Inventor： 西原龙二 ,  县政志 ,  川崎利昭 ,  白滨政则

IPC: G11C11/409 ,  G11C11/419 ,  H01L27/105

CPC classification number: G11C29/50 ,  G11C2029/1204 ,  G11C2029/5004

Abstract: 本发明公开了一种半导体存储器件，使得在具有差动单元的半导体存储器件中能进行各单个位单元的评价。在正常操作时，放大第1位单元(10)和第2位单元(20)的差的差动放大器30的输出作为读出数据被输出。在检查模式中，第1控制信号(SC1)设定为“H”时，差动放大器(30)的输出固定为“H”，第1位单元(10)的输出经栅极(41、43)读出。

公开(公告)号：CN1941579B

公开(公告)日：2012-05-09

申请号：CN200610154013.X

申请日：2006-09-19

Applicant: 松下电器产业株式会社

Inventor： 山本安卫 ,  县泰宏 ,  白滨政则 ,  川崎利昭

IPC: H02M3/07 ,  H01L27/10

CPC classification number: H02M3/07

Abstract: 一种升压电路，各级由MOS晶体管(M04、M14、M24、M34)和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器(C14、C24a、C24b、C34a、C34b、C34c)构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。能够抑制反偏置效应，缩小布局面积。另外，用多个串联的电容器构成后级的升压电容器后，能够抑制各电容器的耐压劣化。提供实现小面积化的布局的、可以混载到标准CMOS工艺的LSI中的升压电路。

公开(公告)号：CN100570740C

公开(公告)日：2009-12-16

申请号：CN200510123689.8

申请日：2005-11-18

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县政志 ,  川崎利昭 ,  西原龙二

IPC: G11C7/00 ,  G11C11/413 ,  G11C16/06

CPC classification number: G11C17/18 ,  G11C17/16

Abstract: 本发明公开了一种半导体存储装置。从解码电路203输出的选择信号211～214根据单元组指定电路202中的位单元100中熔丝元件的切断状态选择性地成为高电平。于是，任一个传输门221、223成为导通状态，进行数据的写入、读出的数据位单元组201a～201c被选择。因此，通过依次切断单元组指定电路202内的熔丝元件，便能多次改写存储数据。结果是，本发明能够利用具有熔丝元件等仅能写入一次的存储元件进行多次写入，同时还能够减小电路规模。

公开(公告)号：CN101252019A

公开(公告)日：2008-08-27

申请号：CN200810004810.9

申请日：2008-02-02

Applicant: 松下电器产业株式会社

Inventor： 山本安卫 ,  白滨政则 ,  县泰宏 ,  川崎利昭

IPC: G11C16/04 ,  G11C16/06 ,  G11C16/08 ,  H01L27/115 ,  G11C16/26

CPC classification number: G11C16/0441 ,  G11C16/10 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11558

Abstract: 本发明提供一种可按标准CMOS工艺制造的非易失性半导体存储器件，提供一种节省存储单元面积的技术。在通过在浮置栅上蓄积电荷而存储数据的非易失性半导体存储器件中，按阵列状排列包含作为读出器件的第一MOS晶体管(38、39)、由作为电容耦合器件的第一电容器(47、48)和作为擦除器件的第二电容器(49、50)构成的位单元(62、63)、以及具有第二MOS晶体管(28、29)和第三MOS晶体管(34、35)的译码器件(61)的存储单元(60)。能使可进行每个位的选择擦除的非易失性存储器阵列化，从而可以大幅度地缩小磁心面积。

公开(公告)号：CN1595534A

公开(公告)日：2005-03-16

申请号：CN200410074601.3

申请日：2004-09-07

Applicant: 松下电器产业株式会社

Inventor： 县政志 ,  白滨政则 ,  川崎利昭 ,  西原龙二

IPC: G11C16/06 ,  H01L27/115

CPC classification number: G11C16/0425

Abstract: 一种非易失性半导体存储器件，包括：第一位单元，第一位单元包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管的源极和漏极连接以形成第一控制栅，第二MOS晶体管具有与第一MOS晶体管公共的浮栅；第二位单元，第二位单元包括第三MOS晶体管和第四MOS晶体管，第三MOS晶体管的源极和漏极连接以形成第二控制栅，第四MOS晶体管具有与第三MOS晶体管公共的浮栅；以及差分放大器，接收来自各个第二和第四MOS晶体管的漏极的输入信号。

公开(公告)号：CN102549737B

公开(公告)日：2014-09-24

申请号：CN201080037142.5

申请日：2010-03-30

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县泰宏 ,  川崎利昭 ,  广藤裕一 ,  山田隆顺

IPC: H01L21/82 ,  H01L21/8234 ,  H01L27/06

CPC classification number: H01L27/0629

Abstract: 半导体装置具备：具有栅极电极(152)的MIS晶体管、电熔丝。栅极电极(152)具有形成在半导体基板(100)上的栅极绝缘膜(101a)、形成在栅极绝缘膜(101a)上或上方的第一多晶硅层(103a)、形成在第一多晶硅层(103a)上的第一硅化物层(104a)，电熔丝具有形成在半导体基板(100)上的绝缘膜(101b)、形成在绝缘膜(101b)上或上方的第二多晶硅层(103b)、形成在第二多晶硅层(103b)上的第二硅化物层(104b)。

公开(公告)号：CN102576690B

公开(公告)日：2014-06-25

申请号：CN201080047136.8

申请日：2010-10-22

Applicant: 松下电器产业株式会社

Inventor： 川崎利昭 ,  县泰宏 ,  白滨政则 ,  甲上岁浩 ,  荒井胜也

IPC: H01L21/822 ,  H01L21/82 ,  H01L27/04

CPC classification number: H01L27/0207 ,  G11C17/18 ,  H01L23/5256 ,  H01L27/0288 ,  H01L27/10 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体装置。电熔丝电路(3)具有在程序电源(6)与地线(7)之间串联连接地设置的熔丝元件(11)及晶体管(12)、和控制晶体管(12)的栅极电位的控制部(13、14)。程序防止电路(5)在程序电源(6)与地线(7)之间与电熔丝电路(3)并联地设置，并且当在程序电源(6)与地线(7)之间施加浪涌时按照流动浪涌电流的一部分的方式构成。

公开(公告)号：CN101207277A

公开(公告)日：2008-06-25

申请号：CN200710167218.6

申请日：2007-11-01

Applicant: 松下电器产业株式会社

Inventor： 县泰宏 ,  白滨政则 ,  川崎利昭 ,  角真一 ,  山本安卫

IPC: H02H7/20

CPC classification number: G11C17/18 ,  H01L24/05 ,  H01L27/0629 ,  H01L2224/48091 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明公开了电子保险丝电路。目的在于：在系统大规模集成电路中，当接通·断开电源时，保险丝元件不会被误程序化。用AND电路(13)来控制串联连接到保险丝元件(11)的金属氧化物半导体晶体管(12)的栅极，将该AND电路(13)的一个输入下拉到接地，该AND电路(13)与连接在保险丝元件(11)的电源相同的电源相连接。

公开(公告)号：CN1314122C

公开(公告)日：2007-05-02

申请号：CN200410048866.6

申请日：2004-06-04

Applicant: 松下电器产业株式会社

Inventor： 川崎利昭

IPC: H01L27/10 ,  H01L27/105 ,  H01L29/788

Abstract: 本发明有关非易失性半导体存储器件，具体为在存储单元中，NMOS晶体管的衬底接触区及PMOS晶体管的阱接触区沿与浮栅垂直的方向配置，单元阵列是这样构成，它沿列方向(X)交替地配置存储单元和与所述存储单元线对称配置的存储单元，构成子阵列，再沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。由此，能在相邻的存储单元间公用衬底接触区、阱接触区、及PMOS晶体管的扩散区，所以单元阵列的面积可望减小。

公开(公告)号：CN1649030A

公开(公告)日：2005-08-03

申请号：CN200510002825.8

申请日：2005-01-25

Applicant: 松下电器产业株式会社

Inventor： 西原龙二 ,  县政志 ,  川崎利昭 ,  白滨政则

IPC: G11C11/409 ,  G11C11/419 ,  H01L27/105

CPC classification number: G11C29/50 ,  G11C2029/1204 ,  G11C2029/5004

Abstract: 本发明公开了一种半导体存储器件，使得在具有差动单元的半导体存储器件中能进行各单个位单元的评价。在正常操作时，放大第1位单元(10)和第2位单元(20)的差的差动放大器30的输出作为读出数据被输出。在检查模式中，第1控制信号(SC1)设定为“H”时，差动放大器(30)的输出固定为“H”，第1位单元(10)的输出经栅极(41、43)读出。