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公开(公告)号：CN109960675A
公开(公告)日：2019-07-02
申请号：CN201811391683.2
申请日：2018-11-21
Applicant: 三星电子株式会社
IPC: G06F13/40
Abstract: 提供一种发送和接收数据的设备和方法及包括其的半导体封装件。一种设备包括：具有被配置为分别提供第一至第N数据信号的第一至第N数据驱动器和被配置为提供选通信号的选通驱动器的数据发送器；具有被配置为基于选通信号生成控制信号的选通缓冲器以及被配置为基于所述控制信号、参考信号和第一至第N数据信号感测N位数据的第一至第N感测放大器的数据接收器。总线包括被配置为连接选通驱动器与选通缓冲器的选通硅通孔和被配置为分别连接第一至第N数据驱动器与第一至第N感测放大器的第一至第N数据硅通孔。参考信号提供器在数据发送期间控制参考信号，使得所述参考信号的放电速度比第一至第N数据信号中的每个的放电速度慢。
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公开(公告)号：CN109802681A
公开(公告)日：2019-05-24
申请号：CN201811364521.X
申请日：2018-11-16
Applicant: 三星电子株式会社
Abstract: 一种半导体设备，包括：参考电压生成器，被配置为输出参考电压。参考电压生成器包括升压码电路和第一数字-模拟转换器(DAC)。升压码电路包括被配置为生成第一升压脉冲的第一升压脉冲生成器和被配置为基于参考码和第一升压脉冲输出第一升压码的第一升压码控制器。第一DAC被配置为通过转换第一升压码来输出参考电压。当第一升压脉冲具有第一逻辑电平时，第一升压码具有与参考码不同的第一码值，并且当第一升压脉冲具有与第一逻辑电平相反的第二逻辑电平时，第一升压码具有与参考码相同的值。
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公开(公告)号：CN109584918A
公开(公告)日：2019-04-05
申请号：CN201811138895.X
申请日：2018-09-28
Applicant: 三星电子株式会社
Abstract: 本申请提供一种非易失性存储器装置和包括其的存储装置，所述非易失性存储器装置包括连接至先进先出存储器的输出级的串行流水线结构。先进先出存储器被构造为基于多个先进先出输入时钟信号存储通过具有波流水线结构的数据路径发送的数据，并且基于多个先进先出输出时钟信号输出存储的数据。串行器被构造为基于选择时钟信号将数据输出至输入/输出焊盘。串行流水线结构连接在先进先出存储器与串行器之间，并且被构造为补偿从先进先出存储器输出的存储的数据与选择时钟信号之间的相位差。
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公开(公告)号：CN118210649A
公开(公告)日：2024-06-18
申请号：CN202311165096.2
申请日：2023-09-11
Applicant: 三星电子株式会社
Abstract: 一种操作存储设备的方法包括：定期地对存储器件执行巡检读取操作；将通过所述巡检读取操作获得的故障信息存储在缓冲存储器中；作为对来自所述存储器件的读取数据执行的第一纠错操作的结果，确定所述读取数据是否具有不可纠正的错误；当确定出所述读取数据具有不可纠正的错误时，从所述缓冲存储器加载所述故障信息；以及通过使用所述故障信息对所述读取数据执行第二纠错操作。
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公开(公告)号：CN109802681B
公开(公告)日：2024-04-19
申请号：CN201811364521.X
申请日：2018-11-16
Applicant: 三星电子株式会社
Abstract: 一种半导体设备，包括：参考电压生成器，被配置为输出参考电压。参考电压生成器包括升压码电路和第一数字‑模拟转换器(DAC)。升压码电路包括被配置为生成第一升压脉冲的第一升压脉冲生成器和被配置为基于参考码和第一升压脉冲输出第一升压码的第一升压码控制器。第一DAC被配置为通过转换第一升压码来输出参考电压。当第一升压脉冲具有第一逻辑电平时，第一升压码具有与参考码不同的第一码值，并且当第一升压脉冲具有与第一逻辑电平相反的第二逻辑电平时，第一升压码具有与参考码相同的值。
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Patent Agency Ranking
公开(公告)号：CN108986860B
公开(公告)日：2023-09-22
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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公开(公告)号：CN116486866A
公开(公告)日：2023-07-25
申请号：CN202211087709.0
申请日：2022-09-07
Applicant: 三星电子株式会社
IPC: G11C11/4074 , G11C11/4078 , G11C11/4091
Abstract: 公开了一种半导体装置、一种半导体存储器装置和一种偏移校准方法。根据实施例的半导体装置包括：多个采样器电路，被配置为接收多个偏移时钟信号或多个分频时钟信号，并且响应于多个分频时钟信号中的每个对数据信号进行采样。校准电路将第一偏移时钟信号施加到第一采样器电路，将具有与第一偏移时钟信号的相位相反的相位的第二偏移时钟信号施加到第二采样器电路，并且基于响应于第一偏移时钟信号而输出的第一采样器电路的输出来产生用于调整第一采样器电路的偏移的第一偏移调整信号。
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公开(公告)号：CN116072167A
公开(公告)日：2023-05-05
申请号：CN202211012386.9
申请日：2022-08-23
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C7/12 , G11C11/4096 , G11C11/4072
Abstract: 提供了存储器装置、主机装置和操作存储器装置的方法。所述存储器装置包括：数据信号生成器，被配置为将数据信号提供给发送驱动器；发送驱动器，被配置为基于数据信号输出具有第一信号电平至第三信号电平中的任意一个的多电平信号；命令解码器，被配置为从存储器装置的外部接收反馈信号并且对反馈信号进行解码；数据信号控制器，被配置为基于命令解码器的解码结果调整数据信号；和驱动强度控制器，被配置为基于命令解码器的解码结果调整第一信号电平至第三信号电平中的至少一个。
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公开(公告)号：CN115954023A
公开(公告)日：2023-04-11
申请号：CN202211198159.X
申请日：2022-09-29
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种接收多电平信号的接收器，包括采样保持电路、第一模数转换电路和第二模数转换电路、以及数模转换电路。采样保持电路通过对输入数据信号进行采样和保持来生成采样数据信号。第一模数转换电路基于输入数据信号和多个参考电压中的第一选择参考电压产生输出数据的第一位。数模转换电路基于输出数据的第一位从多个参考电压中选择至少一个附加选择参考电压。第二模数转换电路基于采样数据信号和至少一个附加选择参考电压产生输出数据的至少一个附加位。
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公开(公告)号：CN115223616A
公开(公告)日：2022-10-21
申请号：CN202111620870.5
申请日：2021-12-28
Applicant: 三星电子株式会社
IPC: G11C11/4076
Abstract: 公开了半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括正交误差校正电路、时钟生成电路和数据输入/输出(I/O)缓冲器。正交误差校正电路通过调节基于数据时钟信号生成的第一时钟信号至第四时钟信号的偏移和占空比误差来执行锁定操作以生成第一校正时钟信号和第二校正时钟信号，并且响应于重新锁定信号执行重新锁定操作以将第二校正时钟信号锁定到第一校正时钟信号。时钟生成电路基于第一校正时钟信号和第二校正时钟信号来生成输出时钟信号和选通信号。数据I/O缓冲器通过基于输出时钟信号对来自存储器单元阵列的数据进行采样来生成数据信号，并且将数据信号和选通信号发送到存储器控制器。
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