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公开(公告)号：CN118401013A
公开(公告)日：2024-07-26
申请号：CN202410447192.4
申请日：2024-04-15
Applicant: 北京大学
Abstract: 本公开提供了一种高密度存储器及其制备方法、电子设备。该高密度存储器包括：半导体衬底，半导体衬底包括深阱层和设置于深阱层中的多个浅阱层，半导体衬底中设置有多个浅沟槽隔离结构和多个深沟槽隔离结构，浅沟槽隔离结构设置于浅阱层中，深沟槽隔离结构的底端位于深阱层中，相邻的两个浅阱层之间以深沟槽隔离结构相间隔，且浅沟槽隔离结构和深沟槽隔离结构在浅阱层中间隔出有源区；存储结构，存储结构耦合于有源区。该存储器能够在改善漏电问题的同时能够使得存储阵列密度得到进一步提高。
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公开(公告)号：CN117295341A
公开(公告)日：2023-12-26
申请号：CN202311274402.6
申请日：2023-09-28
Applicant: 北京大学
Abstract: 本发明提供一种铁电非易失存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的源侧控制栅、存储栅和漏侧控制栅；其中，在衬底上设置源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；源侧控制栅和漏侧控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、源侧控制栅、漏侧控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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公开(公告)号：CN117171492A
公开(公告)日：2023-12-05
申请号：CN202311245306.9
申请日：2023-09-25
Applicant: 北京大学 , 京东方科技集团股份有限公司
Abstract: 本公开提供了一种用于实现离散余弦变换的处理电路、方法和电子设备，其中处理电路包括控制子电路、第一忆阻器阵列、第二忆阻器阵列和减法子电路；控制子电路被配置为：在第一忆阻器阵列中存储离散余弦变换的算子矩阵中的正值元素，在第二忆阻器阵列中存储算子矩阵中的负值元素的绝对值；以及通过输入电路向第一忆阻器阵列和第二忆阻器阵列发送输入信号；第一忆阻器阵列被配置为：接收输入信号，输出第一输出信号；第二忆阻器阵列被配置为：接收输入信号，输出第二输出信号；减法子电路被配置为：根据第一输出信号和第二输出信号获得结果信号；该处理电路能够显著提升离散余弦变换的运算速度，减少数据搬运的能耗。
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公开(公告)号：CN116913335A
公开(公告)日：2023-10-20
申请号：CN202310865318.5
申请日：2023-07-14
Applicant: 北京大学
Abstract: 本发明提供一种基于半导体存储器件2T0C的非运放钳位存内计算电路，属于半导体和CMOS超大规模集成电路中的存储器与存内计算技术领域，包括一个n行m列的2T0C阵列、输入驱动电路、写字线驱动电路、读写电路和输出电路，具有写入、读取、刷新和计算功能，计算时先对2T0C阵列读位线电容预充电压，再由输入驱动电路和输出电路配合，使输入与权值均为“1”的存储单元上有电流流过，该电流对读位线电容放电产生压降，该压降正比于同一列上权值与输入均为“1”的单元的个数之和，实现输出向量等于输入向量与权值矩阵相乘的计算，相比运放钳位读位线电压的设计，本设计全程无直流通路，且无运放功耗，可以得到更高计算能效。
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公开(公告)号：CN116863983A
公开(公告)日：2023-10-10
申请号：CN202310584808.8
申请日：2023-05-23
Applicant: 北京大学
IPC: G11C13/00 , H01L23/528 , G11C11/22 , G11C11/16
Abstract: 本发明提供一种密排式1T1R阵列架构及其数据处理方法，其中的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。本发明提供的密排式1T1R阵列架构及其数据处理方法能够解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。
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Patent Agency Ranking
公开(公告)号：CN116741222A
公开(公告)日：2023-09-12
申请号：CN202310561696.4
申请日：2023-05-18
Applicant: 北京大学
IPC: G11C11/406 , G11C11/4074 , G11C11/4091 , G11C11/4094
Abstract: 本发明提供一种非运放钳位多值存内计算电路及存储器，其中的电路包括氧化物半导体阵列、与氧化物半导体阵列连接的驱动电路、读写及计算电路、多路复用器以及查找表；其中，驱动电路用于驱动氧化物半导体阵列的读字线和写字线；读写及计算电路用于采样全局读位线上的电压并保持、将电压转换为表示计算或读取结果的数字值，以及将多值数字输入转换为待存电压以驱动全局写位线；多路复用器用于实现多个存储列共享一个逐次逼近型模数转换器；查找表用于在刷新模式下，通过模数转换器输出回算存储单元的栅压，以确定应施加的多值数字输入。利用上述发明能够提高存内计算电路的计算能效与并行度。
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公开(公告)号：CN116615036A
公开(公告)日：2023-08-18
申请号：CN202310335739.7
申请日：2023-03-31
Applicant: 北京大学
Abstract: 本发明公布了一种柔性宽光谱光电突触晶体管及其制备方法，属于神经形态计算技术领域。该柔性光电突触晶体管以两层具有不同波段光吸收特征的聚合物半导体作为沟道，采用聚电解质作为栅介电层，利用两种具有不同波段光吸收特征的聚合物半导体来拓宽光电突触器件的光吸收范围，同时聚电解质独特的电学特性，实现低电压操作下的光电双调制，从离子动力学角度模拟多种突触可塑性，且本发明采用的材料均为柔性材料，可应用于各种不规则曲面。
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公开(公告)号：CN116362308A
公开(公告)日：2023-06-30
申请号：CN202211580031.X
申请日：2022-12-09
Applicant: 北京大学
Abstract: 本发明提出了一种神经网络中神经元随机失活的实现方法，属于半导体、人工智能和神经形态计算技术领域。本发明利用叠层器件的阈值电压可调特性，完成神经网络dropout功能，与传统CMOS实现dropout功能相比，面积消耗小，对未来新型神经网络加速芯片的研究有着重要意义。
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公开(公告)号：CN115841841A
公开(公告)日：2023-03-24
申请号：CN202211554400.8
申请日：2022-12-06
Applicant: 北京大学
IPC: G11C29/02 , G11C29/50 , G11C11/4078
Abstract: 本发明公开了一种面向存内计算的存储器阻值校准方法，属于半导体和存内计算技术领域。该方法利用存内计算网络的特性，针对新型存储器器件的两种不同电阻变化特性，设置参考列器件全部为HRS或LRS时，在工作列输出电流中减去大部分来自于HRS或LRS的误差电流，得到校正电流，再通过参考电阻最终输出矫正后的电压信号。利用本发明提供的方法，将不同阻值‑温度关系的新型存储器交叉点阵中器件的阻值得到矫正，从而保障基于新型存储器的存内计算芯片在广泛环境温度下的性能。
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公开(公告)号：CN115794728A
公开(公告)日：2023-03-14
申请号：CN202211499618.8
申请日：2022-11-28
Applicant: 北京大学
Abstract: 本发明提出了一种存内计算位线钳位与求和外围电路及其应用，属于半导体和CMOS超大规模集成电路(ULSI)中的存内计算技术领域。该电路包括一个共用的偏置产生单元与多个并行的钳位求和输出单元，偏置产生单元用来产生所需的偏置电压，钳位求和单元使用运算放大器OP1与共源共栅管N2与N3以钳位位线BL电压，在运放输出稳定后把阵列与运放关闭而保持电容Cg上电压不变，以节省功耗。通过调节开启电流镜倍数与N12的开启时间实现直接相加或加权相加的功能。本发明能消除器件高阻电流对计算结果的影响，减少运放负载电流，减少ADC开启次数，并不需要数字移位求和单元，减少了存内计算系统的面积与功耗。
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