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公开(公告)号：CN108874006B
公开(公告)日：2020-03-24
申请号：CN201710326104.5
申请日：2017-05-10
Applicant: 深圳清华大学研究院
IPC: G05F1/56
Abstract: 本申请提供一种参考电压驱动电路，所述参考电压驱动电路包括负反馈电路及驱动支路；所述负反馈电路包括第一、第二差分运放，第一、第二电平移位电路，以及复制支路；所述复制支路被设置为流过所述复制支路上的电流与流过所述驱动支路上的电流的比例关系为1：K；所述驱动支路接收所述反馈电路提供的第一及第二偏置电压并输出第一、第二驱动电压。所述参考电压驱动电路通过第一、第二电平移位电路能实现宽输出电压范围，所述的驱动支路利用NMOS管和PMOS组成推挽级的输出，提高驱动电压的建立速度。
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公开(公告)号：CN106788395B
公开(公告)日：2019-07-12
申请号：CN201611104765.5
申请日：2016-12-05
Applicant: 清华大学
IPC: H03K19/0185
Abstract: 本发明涉及一种高速合路器，适用于高速串行接口，属于模拟电路设计领域；该合路器实现四路并行差分数据输入、一路差分数据输出的功能，合路器包含四个对单路输入数据进行处理的模块，每个模块有两个正交的时钟输入端，模块增加了辅助MOS管，可以在第一个时钟的上升沿对关键节点的寄生电容进行预充电，从而提高了第一个时钟输入到数据输出的速度，减小了第一个和第二个时钟输入到数据输出之间的延迟失配，进而降低了合路器输出数据的符号间干扰。
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公开(公告)号：CN104124956B
公开(公告)日：2017-09-22
申请号：CN201410359994.6
申请日：2014-07-25
Applicant: 清华大学
IPC: H03K19/0175
Abstract: 本发明公开了一种带有高频补偿的模拟电压缓冲器电路，包括：主电压缓冲器；与主电压缓冲器相连的主负载网络；高频补偿电路，高频补偿电路与主电压缓冲器相连，高频补偿电路包括：次电压缓冲器；与次电压缓冲器相连的次负载网络，次电压缓冲器通过次负载网络与主电压缓冲器相连，其中，在低频或直流时高频补偿电路不对主电压缓冲器构成影响，在高频时高频补偿电路对主电压缓冲器进行电流补偿。该电路能在高频时将补偿电流送入至主电压缓冲器以补偿主负载网络的负载电流效应进行电流补偿，提高电压缓冲器在高频输入下的线性，扩展工作带宽。
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公开(公告)号：CN106788395A
公开(公告)日：2017-05-31
申请号：CN201611104765.5
申请日：2016-12-05
Applicant: 清华大学
IPC: H03K19/0185
CPC classification number: H03K19/018557
Abstract: 本发明涉及一种高速合路器，适用于高速串行接口，属于模拟电路设计领域；该合路器实现四路并行差分数据输入、一路差分数据输出的功能，合路器包含四个对单路输入数据进行处理的模块，每个模块有两个正交的时钟输入端，模块增加了辅助MOS管，可以在第一个时钟的上升沿对关键节点的寄生电容进行预充电，从而提高了第一个时钟输入到数据输出的速度，减小了第一个和第二个时钟输入到数据输出之间的延迟失配，进而降低了合路器输出数据的符号间干扰。
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公开(公告)号：CN102931982B
公开(公告)日：2015-10-14
申请号：CN201210478209.X
申请日：2012-11-22
Applicant: 清华大学深圳研究生院
Abstract: 本发明公开了电路设计和数据传输技术领域中的一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路，包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元。本发明先将两路高速信号解复用（Demux）成四路相对低速的信号，输入时钟相位判断电路。然后时钟相位判断电路中的鉴相器分别对这四路信号处理，判断出相应的early/late信息。最后时钟相位判断电路中的投票单元将这四组early/late信息进行投票，得出综合的early/late信息。时钟相位判断电路输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。本发明提供的时钟相位判断电路不但使时钟数据恢复环路的带宽减小了一半，并且使数字模块速度降低了一半，设计简单、功耗低且占用面积小。
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Patent Agency Ranking
公开(公告)号：CN103684465A
公开(公告)日：2014-03-26
申请号：CN201310714734.1
申请日：2013-12-20
Applicant: 清华大学
IPC: H03M1/38
Abstract: 本发明提出一种用于异步逐步逼近模数转换器的多相时钟产生电路，包括：比较器、与非门和非门，其中，比较器的第一、第二输出端分别与与非门的第一、第二输入端相连，用于对输入的电压信号进行比较，并将比较结果输入与非门；与非门通过其第三输入端接收门控信号，并根据门控信号和比较器输出结果生成输出信号；非门的输入端同与非门的输出端相连，用于根据输出信号生成多相时钟信号。本发明的实施例基于门控环形振荡器的原理，排除了与异步逐步逼近逻辑之间的高速逐位交互操作，使得用于异步转换的环路更加简单，进而减少逐步逼近模数转换器异步转换的时间和提高转换速度。本发明还提供了一种用于异步逐步逼近模数转换器的控制逻辑电路。
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公开(公告)号：CN102684684A
公开(公告)日：2012-09-19
申请号：CN201210130284.7
申请日：2012-04-27
Applicant: 清华大学
IPC: H03L7/00
Abstract: 本发明公开了电路设计和数据传输技术领域中的一种多通道前向时钟高速串行接口的正交时钟产生电路。包括延迟线电路、第一相位平均电路、第二相位平均电路、第一缓冲器和第二缓冲器；延迟线电路用于产生等相位差的第一相时钟、第二相时钟、第三相时钟和第四相时钟；第一相位平均电路用于输入同相的第二相时钟和同相的第三相时钟，其输出时钟的相位为第二和第三相时钟的相位的均值；第二相位平均电路用于输入反相的第一相时钟和同相的第四相时钟，其输出时钟的相位为第一相时钟反相相位和第四相时钟的相位的均值；第一和第二缓冲器分别用于输入第一和第二相位平均电路的输出时钟，并经过满摆幅放大后输出。本发明提供的电路功耗低且占用面积小。
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公开(公告)号：CN1866749A
公开(公告)日：2006-11-22
申请号：CN200610089397.1
申请日：2006-06-23
Applicant: 清华大学
Abstract: 本发明涉及一种基于电容配对的降低模数转换器电容失配误差的方法，属于集成电路设计技术领域。首先定义模数转换器中级电路的4个工作电容中，两个顶板共同连接到运算放大器正输入端的电容为C1和C2，两个顶板共同连接到运算放大器负输入端的电容为C3和C4，其中C1和C3为第一对差分工作电容，C2和C4为第二对差分工作电容，该两对差分工作电容分别为级电路的差分采样电容或差分反馈电容；比较四个工作电容的大小，形成两对新的差分工作电容，并将其中电容值之和较小的一对差分工作电容作为级电路的差分反馈电容。本方法的优点是不增加电路功耗，不降低其工作速度；完成电容配对后，不需要周期性的重复测量与校准。
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公开(公告)号：CN119382668A
公开(公告)日：2025-01-28
申请号：CN202411406885.5
申请日：2024-10-09
Applicant: 清华大学 , 北京智芯微电子科技有限公司
Abstract: 本公开提供一种异步数字滤波器，涉及集成电路技术领域。该异步数字滤波器包括：异步控制模块，包括依次连接的多个第一控制单元，每个第一控制单元均能够产生独立的脉冲信号。信号采集模块，包括依次连接的多个第一触发器，多个第一触发器与多个第一控制单元一一对应，每个第一触发器分别用于根据对应的第一控制单元产生的脉冲信号，采集输入该第一触发器的数字信号。逻辑运算模块，用于将多个第一触发器采集到的数字信号加权求和，得到滤波结果。在本公开实施例中，由于每个第一触发器均由对应的第一控制单元产生的独立脉冲信号驱动，而不依赖于统一的时钟信号驱动，因此可以避免第一触发器被不必要的触发，从而降低数字滤波器的动态功耗。
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