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公开(公告)号：CN102403312A
公开(公告)日：2012-04-04
申请号：CN201110274859.8
申请日：2011-09-09
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5068 , G06F17/5081 , G06F2217/12 , H01L27/0207 , H01L27/088 , Y02P90/265
Abstract: 本发明公开一种位于基板上的元件区域以及设计元件布局的方法，本发明所公开的电路布局，元件结构，以及各种相关技术运用虚拟元件(dummy device)使边缘结构中虚拟元件的扩散区域(diffusion region)获得延伸，并允许设计规则所禁止的虚拟元件架构。延伸扩散区域可解决或改善扩散长度(length of diffusion，LOD)及边缘效应(edge effect)所产生的问题。再者，在边缘元件旁放置一虚拟元件的栅极结构后，只需再增加一虚拟结构于该虚拟元件旁，为半导体芯片节省宝贵的使用面积。因此，利用延伸虚拟元件的扩散区域以及允许设计规则所禁止的架构不但可解决或改善扩散长度及边缘效应所产生的问题，同时更不影响布局面积及生产良率。
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公开(公告)号：CN102157189A
公开(公告)日：2011-08-17
申请号：CN201010565591.9
申请日：2010-11-26
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/1048 , G11C5/14
Abstract: 本发明是有关于一种多电源域设计的电路、方法与存储阵列的设计方法，在与存储阵列相关的实施例中，感应放大器使用第一供应电源，例如电压VDDA，而其它的电路，例如：信号输出逻辑，使用第二供应电源，例如电压VDDB。各种的实施例将感应放大器和一对转移装置设置在区域输入/输出装置列中，并将电压保持器设置在同一存储阵列的主输入/输出部分中。在适当的时候，感应放大器、转移装置和电压保持器一起运作，如此由电压VDDB所提供的电路的数据位准可相等于电压VDDA所提供的电路的数据位准。
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公开(公告)号：CN101923893A
公开(公告)日：2010-12-22
申请号：CN201010202895.9
申请日：2010-06-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李政宏
IPC: G11C11/413
CPC classification number: G11C8/16 , G11C11/412
Abstract: 一种静态随机存取存储器阵列包括一第一、第二SRAM单元，上述第一SRAM单元具有一第一读取端口和一第一写入端口；上述第二SRAM单元具有一第二读取端口和一第二写入端口。上述第一、第二SRAM单元位于相同的行并且沿着行方向排列。一第一字元线耦接至上述第一SRAM单元，一第二字元线耦接上述上述第二SRAM单元，一读取位元线耦接上述第一、第二SRAM单元，其中上述读取位元线沿着列方向展开并且垂直于行方向，一写入位元线耦接上述第一、第二SRAM单元。减少SRAM单元的芯片使用面积，却仍然能保留着8T双端口SRAM单元的优势，改良后的正电源供应电压最小值与改良后静态噪声边线SNM仍保留着。
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公开(公告)号：CN101587741A
公开(公告)日：2009-11-25
申请号：CN200910134149.8
申请日：2009-04-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/18 , G11C11/413
Abstract: 一种字线追踪系统，包括行空白的存储器单元、自我时序产生器、电压至电流转换器、电流至电压转换器与线。空白的存储器单元行与一行或多行普通的存储器单元具有大体相同的结构，并包括具有相对的第一末端与第二末端的空白字线，其中第一末端耦接至空白字线驱动器。自我时序产生器用以接收时钟脉冲信号并为空白字线驱动器产生与时钟脉冲信号同步的脉冲信号，以及具有第一端点用以接收反馈信号并用以决定脉冲信号的下降沿。电压至电流转换器耦接至第二末端。电流至电压转换器耦接至第一端点。线用以耦接电压至电流转换器至电流至电压转换器。本发明可有效解决现有技术存在的问题，在字线的远端仍可维持适当的脉冲宽度，不会最后造成功能失效。
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公开(公告)号：CN101290793A
公开(公告)日：2008-10-22
申请号：CN200710148087.7
申请日：2007-09-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/065
Abstract: 本发明提供一种半导体装置，包括耦合至一输入的一第一读出放大器，其用于产生一第一输出；耦合至输入的一第二读出放大器，其用于产生一第二输出；以及耦合至输入的一第三读出放大器，其用于产生一第三输出，其中根据第一、第二、及第三输出的逻辑状态的结合，而产生放大输入的一第四输出。
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Patent Agency Ranking
公开(公告)号：CN101114643A
公开(公告)日：2008-01-30
申请号：CN200610160476.7
申请日：2006-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/00 , H01L27/105 , H01L27/108 , G11C5/02
CPC classification number: G06F17/5045 , G06F17/5068
Abstract: 本发明提供一种存储器宏及电路布局产生方法。其中该电路布局产生方法，适用于使用存储器编译器产生电路布局，包括：产生第一组单元，设置于该电路布局的第一区域；以及产生第二组单元，设置于该第一区域的边缘，该第二组单元为可操作的且与该第一组单元具有不同的物理尺寸，由此强化依据此电路布局所制造出的装置。该存储器宏，包括第一组单元，设置于存储模块的第一区域，以及第二组单元，设置于第一区域的边缘，第二组单元为可操作的且与第一组单元具有不同的物理尺寸，由此改善位于存储模块的边缘单元的坚固性。本发明可以改善电子装置的性能及合格率。
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公开(公告)号：CN117409825A
公开(公告)日：2024-01-16
申请号：CN202310966079.2
申请日：2023-08-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种记忆体装置、感测放大器系统以及记忆体阵列操作方法，记忆体装置包括具有连接至区域位元线及字元线的记忆体单元的记忆体组。第一区域数据闩锁连接至区域位元线，并具有用以接收第一区域时脉信号的启用端子。字元线闩锁用以闩锁字元线选择信号，并具有用以接收第二区域时脉信号的启用端子。第一全域数据闩锁通过全域位元线连接至第一区域数据闩锁，且第一全域数据闩锁具有用以接收全域时脉信号的启用端子。全域地址闩锁连接至字元线闩锁，并具有用以接收全域时脉信号的启用端子。组选择闩锁用以闩锁组选择信号，并具有用以接收第二区域时脉信号的启用端子。
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公开(公告)号：CN110830028B
公开(公告)日：2023-06-23
申请号：CN201910609307.4
申请日：2019-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185 , G11C11/412
Abstract: 电平转换器被配置为接收第一电压域的输入信号并输出第二电压域的输出信号。输入端子被配置为接收第一电压域的输入信号。第一感测电路被配置为将输入信号从第一电压域转换为第二电压域，并且第二感测电路被配置为将输入信号从第一电压域转换为第二电压域。使能电路被配置为响应于使能信号而使相应的第一和第二输出端子处的第一和第二输出信号的电压电平均衡。第一和第二感测电路被配置为响应于使能信号和输入信号而在第一和第二输出端子处输出第二电压域的互补输出信号。本发明的一些实施例还提供了电平转换方法和电平转换系统。
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公开(公告)号：CN114825884A
公开(公告)日：2022-07-29
申请号：CN202210055325.4
申请日：2022-01-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种位元线预充电电路以及对位元线预充电的方法。当一位元线预充电范围落在预定预充电规定范围内时，以位元线预充电电路内部的时脉信号为基准，对位元线进行预充电。当一位元线预充电范围落在预定预充电规定范围外时，以位元线预充电电路外部的时脉信号为基准，对位元线进行预充电。
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