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公开(公告)号：CN102820052B
公开(公告)日：2015-09-02
申请号：CN201110399392.X
申请日：2011-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
CPC classification number: G11C11/418 , G11C7/1012 , G11C7/18 , G11C11/413
Abstract: 一种SRAM多路复用装置包括多个局部多路复用器和一个全局多路复用器。每个局部多路复用器都与内存组相连接。全局多路复用器具有多个输入端，每个都与多个局部多路复用器的对应的输出端连接。响应于经过解码的地址，在读操作期间，局部多路复用器的输入被传送至全局多路复用器的对应的输入端。类似地，经过解码的地址使得全局多路复用器能够通过缓冲器将输入信号传送至数据输出端口。
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公开(公告)号：CN119943116A
公开(公告)日：2025-05-06
申请号：CN202410820798.8
申请日：2024-06-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种记忆体电路及其操作方法，记忆体电路包括：包含多个记忆体单元的一记忆体阵列，所述多个记忆体单元在多个字线上方且沿着一位元线配置；及一控制器，其操作性地耦接至该记忆体阵列且包含一RC侦测器。该RC侦测器用以在一第二追踪信号过渡至上升之后且在一第三追踪信号过渡至上升之前使一第一追踪信号下降的一时序提前。该第一追踪信号传导穿过一第一追踪接线，该第二追踪信号经提供以传导穿过一第二追踪接线，且该第三追踪信号传导穿过该第二追踪接线。
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公开(公告)号：CN116486873A
公开(公告)日：2023-07-25
申请号：CN202310055758.4
申请日：2023-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 揭示一种记忆体装置及其操作方法以及记忆体系统。在一个态样中，记忆体装置包括连接至记忆体阵列的多个记忆体单元的位元线，位元线具有第一长度。记忆体装置包括具有基于记忆体阵列的大小决定的第二长度的第一可程序位元线，及连接至位元线及第一可程序位元线的电荷共享电路。电荷共享电路用以将电荷自位元线转移至第一可程序位元线。记忆体装置包括连接至第一可程序位元线的放电电路，放电电路用以对第一可程序位元线中的储存电荷放电。
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公开(公告)号：CN107871517A
公开(公告)日：2018-04-03
申请号：CN201710610945.9
申请日：2017-07-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
CPC classification number: G11C7/12 , G11C5/06 , G11C7/06 , G11C7/065 , G11C7/18 , G11C11/4074 , G11C11/4091 , G11C11/4094 , G11C11/4097 , G11C11/419 , G11C2207/002 , G11C11/412 , G11C11/417
Abstract: 本发明实施例涉及存储器装置及其操作方法。本发明实施例提供一种存储器装置，其包含存储器单元、局部位线、数据线、第一通过门电路及第二通过门电路以及感测放大器。所述局部位线耦合到所述存储器单元。所述第一通过门电路耦合到所述局部位线及所述数据线且经配置以将所述局部位线耦合到所述数据线。所述第二通过门电路耦合到所述数据线及所述全局位线且经配置以将所述数据线耦合到所述全局位线。所述感测放大器耦合到所述数据线。
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Patent Agency Ranking
公开(公告)号：CN104425006A
公开(公告)日：2015-03-18
申请号：CN201310547975.1
申请日：2013-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C5/06 , G11C7/12 , G11C8/08 , G11C8/10 , G11C11/418 , G11C2213/71 , G11C2213/78
Abstract: 本发明公开了一种新型静态随机存取存储（SRAM）器件，包括：多个存储器阵列层，其中的一层垂直地设置在另一层的上方；设置在每个存储器阵列层上的层译码器电路；设置在每个层阵列层上的字线驱动器电路；多个互补位线对，每个互补位线对都垂直地延伸以连接每个存储器阵列层中的存储单元。每个存储器阵列层都包括设置在其上的多个存储单元和字线。每根字线都连接至其所在的存储器阵列层上的多个存储单元。每个层译码器电路都被配置为对SRAM地址的一部分进行译码，以选择存储单元所在的存储器阵列层，如果SRAM地址与层译码器电路所在的存储器阵列层上的存储单元相对应。每个字线驱动器电路都被配置为驱动其所在的存储器阵列层上的字线。
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公开(公告)号：CN101136587A
公开(公告)日：2008-03-05
申请号：CN200710085594.0
申请日：2007-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H02M3/07
CPC classification number: H02M3/07 , H02M2003/077
Abstract: 本发明公开了一种操作多个电荷泵(charge pumps)的方法，其包括：产生一个或多个相位偏移时钟信号；将所述一个或多个相位偏移时钟信号耦合至所述多个电荷泵，使所述电荷泵运作在不同时间的时钟。这样，由于不存在多个时钟信号的同时转变，与现有技术中同时操作所有电荷泵相比，本发明能够避免因所述电荷泵同时运作而导致过量的多个充电尖峰(charging spikes)，从而能够有效减少由供应电源产生的瞬间峰值电流。同时，本发明还公开了可以应用上述方法的功率控制电路。
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公开(公告)号：CN116884453A
公开(公告)日：2023-10-13
申请号：CN202310541304.8
申请日：2023-05-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种存储器电路包括：第一位线和第二位线，耦合至一组存储器单元；局部输入输出电路，包括第一数据线和第二数据线；第一控制电路，被配置为生成第一感测放大器信号和第二感测放大器信号；第二控制电路，被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号；开关电路，被配置为在写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在读取操作期间，将第一数据线和第二数据线与第一输入信号和第二输入信号电隔离；以及第一锁存器，在读取操作期间被配置为感测放大器，并且在写入操作期间被配置为写入锁存器。本发明的实施例还提供了一种操作存储器电路的方法。
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公开(公告)号：CN114708896A
公开(公告)日：2022-07-05
申请号：CN202110218704.6
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司 , 台积电(中国)有限公司
Abstract: 本公开涉及存储器电路及其操作方法。一种存储器电路，包括：NAND逻辑门、第一N型晶体管、第二N型晶体管、第一反相器和第一锁存器。NAND逻辑门被配置为接收第一位线信号和第二位线信号，并且生成第一信号。第一N型晶体管耦合至NAND逻辑门，并且被配置为接收第一预充电信号。第二N型晶体管耦合至第一N型晶体管和参考电压源，并且被配置为接收第一时钟信号。第一反相器耦合至NAND逻辑门，并且被配置为输出从第一信号反相的数据信号。第一锁存器耦合至NAND逻辑门，并且被配置为响应于至少第一时钟信号或第一预充电信号而锁存第一信号。
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公开(公告)号：CN113488095A
公开(公告)日：2021-10-08
申请号：CN202110680897.7
申请日：2021-06-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了一种设计电路的方法。该方法包括：设置电路；选择该电路中的第一NMOS鳍式场效应晶体管；以及将具有第一鳍数量的第一NMOS鳍式场效应晶体管替换为具有第二鳍数量的第二NMOS鳍式场效应晶体管和具有第三鳍数量的第三NMOS鳍式场效应晶体管，其中，第二鳍数量与第三鳍数量之和等于第一鳍数量。本发明的实施例还提供了一种SRAM器件。
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