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公开(公告)号：CN102768697B
公开(公告)日：2014-10-15
申请号：CN201210115587.1
申请日：2012-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/336 , H01L27/02
CPC classification number: H01L27/0886 , G06F17/5068 , H01L21/823431 , H01L27/0924 , H01L27/11803
Abstract: 一种设计标准单元的方法，包括：确定标准单元中的半导体鳍的最小鳍间距，其中，半导体鳍是FinFET的部分；以及确定在标准单元上方的底部金属层中的金属线的最小金属间距，其中，最小金属间距大于最小鳍间距。该标准单元被布置在集成电路中并且实现在半导体晶圆上。本发明还提出了一种FinFET的适应性鳍设计。
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公开(公告)号：CN103970923A
公开(公告)日：2014-08-06
申请号：CN201310150925.X
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明提供了执行设局布局的一种或更多种技术和系统。初始的设计布局与电器部件(诸如，标准单元)相关。该初始的设计布局包括第一图案(诸如，芯轴图案)和第二图案(诸如，被动填充图案)。生成用于初始设计布局的初始切割图案。响应与初始切割图案相关的设计规则违背识别而修改初始设计布局从而生成修改的初始设计布局。基于修改的初始设计布局生成更新的切割图案，但不导致设计规则违背。更新的切割图案被应用于更新的初始设计布局从而生成最终的设计布局。最终的设计布局被验证为自对准多重图案化(SAMP)兼容。本发明还提供了一种自对准多重图案化布局设计。
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公开(公告)号：CN102169516B
公开(公告)日：2014-07-09
申请号：CN201010197756.1
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
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公开(公告)号：CN103378054A
公开(公告)日：2013-10-30
申请号：CN201210387305.3
申请日：2012-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L23/522 , H01L21/31144 , H01L21/76816 , H01L23/528 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种多层器件及制造多层器件的方法。示例性多层器件包括衬底；设置在衬底上方的第一层间介电(ILD)层；以及在第一ILD层中形成的包括多条第一导电线的第一导电层。该器件还包括设置在第一ILD层上方的第二ILD层；以及在第二ILD层中形成的包括多条第二导电线的第二导电层。多条第二导电线中的至少一条导电线邻近多条第一导电线中的至少一条导电线形成。多条第二导电线中的至少一条导电线在界面处接触多条第一导电线中的至少一条导电线。本发明提供了具有自对准互连件的半导体器件。
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公开(公告)号：CN101826453B
公开(公告)日：2013-03-06
申请号：CN201010113800.6
申请日：2010-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027
CPC classification number: B82Y40/00 , B82Y10/00 , G03F1/78 , H01J37/3174
Abstract: 用于电子束直写光刻的设计方法包括提供电子束直写(EBDW)系统。对晶片生成网格，其中，网格包括网格线。对晶片进行集成电路的布局，其中，集成电路中基本上没有灵敏部件横跨网格的网格线。使用EBDW系统对晶片执行EBDW。
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Patent Agency Ranking
公开(公告)号：CN101799840B
公开(公告)日：2013-02-06
申请号：CN201010106569.8
申请日：2010-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/768
CPC classification number: G03F7/70466 , G03F1/00 , G03F7/70433 , G03F7/705 , G06F17/5077 , G06F2217/12 , Y02P90/265
Abstract: 一种设计双图样掩模集合的方法包括：将芯片划分为包括栅格单元的栅格；以及布置芯片的金属层。基本上，在每个栅格单元中，金属层的所有左边界图样都分配有第一标识符和第二标识符中的第一个，以及金属层的所有右边界图样都分配有第一标识符和第二标识符中的第二个。从行中的一个栅格单元开始，贯穿整行来传播标识符改变。栅格单元中的所有图样都被转印到双图样掩模集合中，分配有第一标识符的所有图样被转印到双图样掩模集合中的第一掩模，以及分配有第二标识符的所有图样被转印到双图样掩模集合中的第二掩模。
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公开(公告)号：CN102768697A
公开(公告)日：2012-11-07
申请号：CN201210115587.1
申请日：2012-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/336 , H01L27/02
CPC classification number: H01L27/0886 , G06F17/5068 , H01L21/823431 , H01L27/0924 , H01L27/11803
Abstract: 一种设计标准单元的方法，包括：确定标准单元中的半导体鳍的最小鳍间距，其中，半导体鳍是FinFET的部分；以及确定在标准单元上方的底部金属层中的金属线的最小金属间距，其中，最小金属间距大于最小鳍间距。该标准单元被布置在集成电路中并且实现在半导体晶圆上。本发明还提出了一种FinFET的适应性鳍设计。
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公开(公告)号：CN102479280A
公开(公告)日：2012-05-30
申请号：CN201110229041.4
申请日：2011-08-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5077 , G03F7/70433 , G03F7/70466
Abstract: 本发明提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。
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公开(公告)号：CN101308517B
公开(公告)日：2010-12-08
申请号：CN200710102543.4
申请日：2007-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 一种检测并校正半导体装置的方法。该方法用以得到布局。该方法包括，将第一热点规则组合应用在整体布线，以产生详细布线；将第二热点规则组合应用在该详细布线，以产生后详细布线；以及将第三热点规则组合应用在该后详细布线，以产生该布局。在其它方法，该方法包括提供电路设计，将第一热点滤除器应用在该电路设计的整体布线中，以产生详细布线；将第二热点滤除器应用在详细布线，以产生后详细布线；以及对该后详细布线执行rip-up以及重新布线，以产生布局。本发明的系统及方法可确认并校正半导体装置的热点，因此，可以降低成本及制造半导体装置的时间。
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公开(公告)号：CN101799840A
公开(公告)日：2010-08-11
申请号：CN201010106569.8
申请日：2010-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/768
CPC classification number: G03F7/70466 , G03F1/00 , G03F7/70433 , G03F7/705 , G06F17/5077 , G06F2217/12 , Y02P90/265
Abstract: 一种设计双图样掩模集合的方法包括：将芯片划分为包括栅格单元的栅格；以及布置芯片的金属层。基本上，在每个栅格单元中，金属层的所有左边界图样都分配有第一标识符和第二标识符中的第一个，以及金属层的所有右边界图样都分配有第一标识符和第二标识符中的第二个。从行中的一个栅格单元开始，贯穿整行来传播标识符改变。栅格单元中的所有图样都被转印到双图样掩模集合中，分配有第一标识符的所有图样被转印到双图样掩模集合中的第一掩模，以及分配有第二标识符的所有图样被转印到双图样掩模集合中的第二掩模。
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